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ISLA110P50
等效电路
（续）
AVDD
VCM
0.535V
+
–
图53. VCM_OUT输出
A / D评估平台
Intersil公司提供的A / D评估平台，可用于
评价任何Intersil的高速A / D转换的产品。平台
由一个基于FPGA的数据采集主板和
家庭A / D转换子卡。这种基于USB的平台允许
用户能够迅速地评估了A / D的性能在用户的
具体应用的频率要求。更多信息
可在
http://www.intersil.com/converters/adc_eval_platform/
LVCMOS输出
输出走线和连接必须设计为50Ω
特性阻抗。
未使用的输入
标准的逻辑输入（ RESETN ， CSB ， SCLK ， SDIO ， SDO ），将
不进行操作，不需要连接，以确保最佳的A / D
性能。这些输入可以悬空，如果他们不
使用。三电平输入（ NAPSLP ， OUTMODE ，指定outfmt ）接受
漂浮的输入为有效的状态，因此应被偏置
根据所期望的功能。
布局的注意事项
分割地层和电源层
在高采样频率运行数据转换器需要
小心在PC板布局。许多复杂的电路板设计
受益于分离模拟和数字部分。类似物
电源层和接地层应在信号进行布局和
时钟输入。找到下输出和逻辑数码机
销。理由应在芯片下被接合。
释义
模拟输入带宽是在该模拟输入频率
在基波频率的频谱输出功率（如
通过FFT分析确定的）以3dB从它的满量程减小
低频率的值。这也被称为全功率
带宽。
孔径延迟或采样延迟是后所需的时间
上升的时钟输入端的采样开关打开，在该
时间信号保持转换。
孔径抖动是RMS变化孔径延迟一组
样品。
时钟占空比的时间比钟波为逻辑
高到一个时钟周期的总时间。
微分非线性（ DNL ）是任何代码宽度偏差
从理想的1 LSB的一步。
位（ ENOB）的有效数量是的另一种方法
指定信噪比，和失真比（ SINAD） 。以dB为单位，它
计算公式为： ENOB = （ SINAD - 1.76 ） /6.02
增益误差是的电压之间的差的比率
引起的最低和最高代码转换到满量程
电压小于2 LSB 。它通常以百分比表示。
I2E Intersil的交错引擎。这种高度可配置
电路进行偏置，增益和采样时间估计
芯转换器之间的偏移的不匹配，并且更新
每个模拟的调整，以尽量减少交错马刺。
积分非线性（ INL ）是最大偏差
从最佳拟合线的A / D的传递函数由至少确定
平方曲线的传递函数的拟合，在单位测量
位。
时钟输入注意事项
使用匹配的传输线到变压器输入端的
模拟输入信号和时钟信号。定位的变压器和终止
尽量靠近芯片越好。
裸露焊盘
裸露焊盘必须被电连接到模拟
地（ AVSS ），并应连接到一个大型的铜面
使用大量的过孔以获得最佳的散热性能。
旁路和滤波
大容量电容器应该具有低的等效串联电阻。
钽是一个不错的选择。为了获得最佳性能，请保持陶瓷
旁路电容非常接近器件引脚。较长的痕迹会
增加电感，从而导致减少的动态
的性能和精度。确保连接
地面是直接和低阻抗。避免形成地
循环。
LVDS输出
输出走线和连接必须设计为50Ω （ 100Ω
差）的特性阻抗。保持走线直接和
尽量减少弯头在可能的情况。避免穿越地面和
电源平面中断与信号线。
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FN7606.2
2011年7月25日
