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ISLA110P50
地址0X71 ： PHASE_SLIP
的输出数据的时钟是由分频A / D转换产生的
输入采样时钟。有多个位A / D能够更有些系统
容易地通过控制相位锁存从各A / D转换的数据
的输出数据的时钟。这种控制是通过完成
使用phase_slip的SPI功能，它允许的上升沿的
输出数据时钟，以通过一个输入时钟周期前进，
如图所示，在图45执行一个phase_slip命令是
通过先写一个“0”至位0在地址0x71来实现，
接着通过写“1”到第0位在地址0x71 。
ADC输入
时钟（ 500MHz的）
2ns
表12.输出格式控制
价值
000
001
010
100
0x93[2:0]
输出格式
引脚控制
二进制补码
格雷码
偏移二进制码
地址0X74 ： OUTPUT_MODE_B
地址0X75 ： CONFIG_STATUS
第6位的DLL范围
该位设置DLL的工作范围，以快速（默认）或慢。
输出数据
时钟（ 250MHz的）
无clock_slip
输出数据
时钟（ 250MHz的）
1 clock_slip
输出数据
时钟（ 250MHz的）
2 clock_slip
4ns
2ns
通过一个延迟锁定环（DLL），生成内部时钟信号
其具有有限的工作范围。表13显示了允许的
采样率范围为慢速和快速设置。
表13. DLL的值域
DLL范围
慢
民
80
160
最大
200
500
单位
MSPS
MSPS
图45.相滑移
快
地址长转移0x73 ： OUTPUT_MODE_A
该output_mode_A寄存器控制物理输出格式
的数据，以及该逻辑编码。该ISLA110P50可以
LVDS或LVCMOS ：在两个物理格式的当前输出数据。
此外，在LVDS模式下，驱动力可设定高
（ 3毫安）或低（ 2毫安） 。默认情况下，三电平OUTMODE引脚选择
模式和驱动电平（参见“数字输出”第17页） 。
这种功能可以被覆盖，并通过控制
SPI的，如表11所示。
数据可以被编码在三种可能的格式： 2的补码
格雷码或偏移二进制。默认情况下，所述三电平指定outfmt销
选择数据格式（请参阅“数据格式”第17页） 。这
功能可以覆盖和控制通过SPI ，
如表12所示。
该寄存器没有被软复位改变。
表11.输出模式下控制
价值
000
001
010
100
0x93[7:5]
输出模式
引脚控制
LVDS 2毫安
LVDS 3毫安
LVCMOS
该output_mode_B和config_status寄存器中所用
结合使用，以使DDR模式，并选择频率范围
的DLL的时钟发生器。设置这些选项的方法
是从其它寄存器不同。
读
output_mode_B
0x74
读
config_status
0x75
所需
价值
写
0x74
图46.设置OUTPUT_MODE_B注册
用于设定output_mode_B过程示于图46 。
阅读output_mode_B和config_status和XOR的内容
他们。然后XOR这个结果与所希望的值
output_mode_B并编写XOR结果寄存器。
设备测试
该ISLA110P50可以产生预置或用户定义的图案
数字输出，以便在现场测试。静态一句话就可以
被放置在输出总线上，或两个不同的词可以交替。
在备用模式下，其值定义为1个字和字2
（见表14）的输出总线上交替设置
时钟相位。测试模式被使能异步地向
采样时钟，因此数个采样时钟周期可以经过
数据之前存在的输出总线上。
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FN7606.2
2011年7月25日
