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初步
的PSoC
5 ： CY8C53系列数据表
图2-3
和
图2-4
第9页上显示的示例原理图和示例的PCB布局，为100引脚TQFP部分，以达到最佳
模拟性能上的2层电路板。
这两个引脚标V
DDD
必须连接在一起。
这两个引脚标V
CCD
必须连接在一起，以增加电容量，如图
图2-3
和
动力系统
on
第22页的两个V之间的走线
CCD
引脚应尽可能短。
这两个引脚标V
SSD
必须连接在一起。
有关混合信号电路板布局问题的信息，请参考应用笔记
AN57821 - 混合信号电路板
布局考虑PSoC 3和PSoC 5 。
图2-3 。例如原理图100引脚TQFP部分与电源连接
VDDD
VDDD
VDDD
C1
1 uF的
C2
0.1 uF的
VCCD
C6
0.1 uF的
VSSD
VDDD
100
99
98
97
96
95
94
93
92
91
90
89
VDDD
88
VSSD
87
86
85
84
83
82
81
80
79
78
77
76
VSSD
VSSD
Vddio2
P2[4]
P2[3]
P2[2]
P2[1]
P2[0]
P15[5]
P15[4]
P6[3]
P6[2]
P6[1]
P6[0]
VDDD
VSSD
VCCD
P4[7]
P4[6]
P4[5]
P4[4]
P4[3]
P4[2]
IDAC2 P0 [ 7]
IDAC0 P0 [ 6]
OA2- P0 [ 5]
OA 2 + P 0 [4]
U2
CY8C55xx
VDDA
VDDD
75
74
73
72
71
70
69
68
67
66
65
64
63
62
61
60
59
58
57
56
55
54
53
52
51
C8
0.1 uF的
C17
1 uF的
VSSD
VSSD
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
P32
47
48
49
50
VDDD
Vddio1
P1[6]
P1[7]
P12 [6] ， SIO
P12 [7]， SIO
P5[4]
P5[5]
P5[6]
P5[7]
USB D + ，P15 [6]
USB D- ，P15 [7]
VDDD
VSSD
VCCD
NC
NC
P15 [0]， MHZXOUT
P15的[1]， MHZXIN
P3 [0]， IDAC1
P3的[1]， IDAC3
P3 [2]， OA3- ， REF1
P3的[3]， OA3 +
P3 [4]， OA1-
P3 [5]， OA1 +
Vddio3
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
P2[5]
P2[6]
P2[7]
P12 [4]， SIO
P12 [5]， SIO
P6[4]
P6[5]
P6[6]
P6[7]
VSSB
IND
VBOOST
VBAT
VSSD
XRES
P5[0]
P5[1]
P5[2]
P5[3]
P1 [ 0 ] ， SWDIO
P 1 [1]， SWDCK
P1[2]
P 1 [3]， SWV
P1[4]
P1[5]
Vddio0
OA0- ， REF0 P0 [ 3]
OA0 + P0 [ 2]
OA0OUT P0 [ 1]
OA2OUT P0 [ 0]
P4[1]
P4[0]
SIO ，P12 [3]
SIO ，P12 [2]
VSSD
VDDA
VSSA
VCCA
NC
NC
NC
NC
NC
NC
KHZXIN ，P15 [3]
KHZXOUT ，P15 [2]
SIO ，P12 [1]
SIO ，P12 [0]
OA3OUT ，P3 [7]
OA1OUT ，P3 [6]
VSSD
VSSA
VSSD
VSSD
VDDA
VSSA
VCCA
C9
1 uF的
VDDA
C10
0.1 uF的
VSSA
VDDD
C11
0.1 uF的
C14
0.1 uF的
VSSD
VSSD
VDDD
VCCD
C12
0.1 uF的
VSSD
C16
0.1 uF的
C13
10用友， 6.3 V
VSSA
C15
1 uF的
VSSA
VSSD
记
这两个V
CCD
销必须以微量尽可能短地连接在一起。该设备下的痕迹，建议，为
所示
图2-4 。
文件编号： 001-66237修订版**
第8页106
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