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初步
的PSoC
5 ： CY8C53系列数据表
4.2高速缓存控制器
该CY8C53家庭增加了CPU之间的指令高速缓存
和闪速存储器。这保证了更快的指令
执行率。闪存缓存还降低了系统功耗
通过要求不那么频繁闪烁的访问量。
任何数字路由信号时，CPU或其它DMA通道
可以触发交易
每个通道可产生高达每传输两个中断
交易可以停止或取消
支持无限交易规模或1至64K字节
大数据可分成1小的脉冲串，以
127个字节
阵可以嵌套和/或进行复杂的数据
4.3.3优先级别
CPU始终有更高的优先级高于DMA控制器
当他们的访问需要相同的总线资源。由于该
体系架构， CPU不能饿死的DMA 。 DMA
更高的优先级（优先级较低的数目）的通道可以中断
当前DMA传输。在中断的情况下，电流
转移被允许完成当前事务。为了确保
当多个DMA访问请求的延迟限制
同时，一个公平算法保证了交错
总线带宽优先级2最低百分比
到7的优先级别0和1不会参与公平
算法，并且可以使用该总线带宽的100％。如果出现平局
具有相同优先级的两个DMA请求时，一个简单的圆
循环赛方法用于均匀地分享分配的带宽。
循环赛分配可以为每个DMA被禁用
信道，允许它始终是在该行的开头。优先
级别2至7都保证显示的最低总线带宽
in
表4-4
CPU和DMA优先级0和1有后
满足他们的要求。
表4-4 。优先级别
优先级
0
1
2
3
4
5
6
7
％总线带宽
100.0
100.0
50.0
25.0
12.5
6.2
3.1
1.5
4.3 DMA与PHUB
该PHUB和DMA控制器负责数据
CPU和外设，以及数据之间的传输
外设之间的传输。该PHUB和DMA还控制
在引导过程中的设备配置。该PHUB包括：
中央集线器，其中包括DMA控制器，仲裁者，而
路由器
向外辐射从轮毂到最多个辐条
外设
有两个PHUB主人： CPU和DMA控制器。
两个主人可以发起总线上的事务。在DMA
通道可以处理，无需CPU外围通信
干预。在中央枢纽仲裁决定哪个
DMA通道是，如果有多个请求的最高优先级。
4.3.1 PHUB特点
CPU和DMA控制器都是总线主控的PHUB
八个多层AHB总线并行访问路径（幅）
外设访问
同时CPU和DMA访问位于外设
不同的辐条
同时DMA源和目的地突发交易
在不同的辐条
支持8位，16位， 24位和32位寻址和数据
表4-3 。 PHUB辐条和外设
PHUB辐条
0
1
2
SRAM
iOS上， PICU
PHUB本地配置，
功率管理器
钟， IC ， EEPROM ，闪存编程
接口
模拟接口和修剪，抽取器
USB ， CAN ， I C ，定时器，计数器和PWM
版权所有
UDB中组1
UDB中第2组
2
外设
3
4
5
6
7
当公平算法被禁用， DMA授予访问权限
仅基于优先级;没有总线带宽保证
制成。
4.3.4交易模式支持
每个DMA通道的灵活配置和能力
链多通道允许创建两个简单的和
复杂的用例。一般用例包括，但不
限制为：
4.3.4.1简单DMA
在一个简单的DMA的情况下，单一的TD传输一个数据之间
源和接收器（外设或存储器位置） 。基本
时序的DMA图读写周期示于
图4-2 。
有关其他传输模式的详细描述，请参阅
技术参考手册。
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4.3.2 DMA功能
24个DMA通道
每个信道有一个或多个事务描述符（TD ）
配置通道的行为。多达127个总阵可
定义
阵可以动态更新
八个级别，每通道的优先级
文件编号： 001-66237修订版**
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