图14 。
外部数据存储器访问周期与SRWn1 = 0和SRWn0 = 1
(1)
T1
T2
T3
T4
T5
系统时钟（CLK
中央处理器
)
ALE
A15:8
上一个。地址。
地址
WR
DA7 ：0（ XMBK = 0）的
上一个。数据
地址
数据
DA7 ：0（ XMBK = 1）
上一个。数据
地址
数据
RD
注意：
1. SRWn1 = SRW11 （上界）或SRW01 （下级部门） ， SRWn0 = SRW10 （上界） ，或
SRW00 （较低的部门） 。
在ALE脉冲T5是，如果在下一个指令访问RAM才存在（内部
或外部的） 。
图15 。
外部数据存储器周期， SRWn1 = 1和SRWn0 = 0
(1)
T1
T2
T3
T4
T5
T6
系统时钟（CLK
中央处理器
)
ALE
A15:8
上一个。地址。
地址
WR
DA7 ：0（ XMBK = 0）的
上一个。数据
地址
数据
DA7 ：0（ XMBK = 1）
上一个。数据
地址
数据
RD
注意：
1. SRWn1 = SRW11 （上界）或SRW01 （下级部门） ， SRWn0 = SRW10 （上界） ，或
SRW00 （较低的部门） 。
在ALE脉冲T6是，如果在下一个指令访问RAM才存在（内部
或外部的） 。
30
ATmega128
2467S–AVR–07/09
读
写
DA7 ： 0
上一个。数据
地址
XX
数据
读
写
DA7 ： 0
上一个。数据
地址
XX
数据
