数据表
数字输出和时序
该
AD9633
差分输出符合ANSI -644 LVDS
标准的默认开机。这可以改变为低功率，
减少信号选项经由（类似于在IEEE 1596.3标准）
SPI 。 LVDS驱动器电流来自芯片并设置
输出电流在每个输出等于标称值3.5毫安。一个100 Ω
差分端接电阻放置在LVDS接收器
输入导致的标称值为350 mV摆幅（或700 mV峰
差） ，在所述接收器。
当在降低的范围模式下操作时，输出电流是
降低到2毫安。这导致了200 mV的摆动（或400毫伏对 -
p微分）跨越100 Ω终端在接收器。
该
AD9633
LVDS输出接口便于与LVDS
在定制ASIC接收器和FPGA实现卓越的开关
性能在噪声环境中。单点至点的净
拓扑建议用100 Ω的终端电阻
放在尽可能靠近接收器成为可能。如果不存在远端
接收器终止或有较差差分走线布线，
可能会导致计时错误。为了避免这样的定时误差，它是
建议走线长度少于24英寸，并且
该差分输出走线尽量靠近，并在平等的
长度。联邦卡特尔局和数据流通过适当的例子
走线长度及位置示于图69.图70示出了
LVDS的输出时序示例在缩减范围模式。
AD9633
图70 。
AD9633-125,
LVDS输出的范围减小模式时序示例
使用ANSI -644标准的LVDS输出的例子
（默认值）的数据眼和一个时间间隔误差（TIE ）抖动直方图
与走线长度小于24英寸，标准的FR -4的材料是
如图71所示。
500
400
EYE ：所有位
ULS ：三十○万○六十二分之八千
眼图压（MV ）
300
200
100
0
–100
–200
–300
–400
–500
–1.0ns
–0.5ns
0ns
0.5ns
1.0ns
5.5k
5.0k
TIE抖动直方图（撞击）
4.5k
4.0k
3.5k
3.0k
2.5k
2.0k
1.5k
1.0k
10073-075
图69 。
AD9633-125,
LVDS输出的ANSI -644模式时序示例
（默认）
10073-074
D0为500mV / DIV
D1为500mV / DIV
DCO为500mV / DIV
FCO为500mV / DIV
4ns/DIV
0.5k
0
350ps
400ps
450ps
500ps
550ps
600ps
650ps
700ps
图71.数据眼的LVDS输出的ANSI- 644模式，走线长度
在标准的FR- 4材料，外部100 Ω远端小于24英寸
只有终止
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10073-083
D0为400mV / DIV
D1为400mV / DIV
DCO为400mV / DIV
FCO为400mV / DIV
4ns/DIV
