AD6649
时序特定网络阳离子
表5 。
参数
同步时序要求
t
SSYNC
t
HSYNC
SPI时序要求
t
DS
t
DH
t
CLK
t
S
t
H
t
高
t
低
t
EN_SDIO
t
DIS_SDIO
条件
同步到CLK建立时间的上升沿
同步到CLK的保持时间的上升沿
数据和SCLK的上升沿之间的建立时间
保存数据和SCLK的上升沿之间的时间
在SCLK的周期
公务员事务局和SCLK之间的建立时间
公务员事务局举办和SCLK之间的时间
最低时期， SCLK应处于逻辑高电平状态
最低时期， SCLK应处于逻辑低状态
所需的SDIO引脚时，从一个输入切换到输出
相对于SCLK下降沿
所需的SDIO引脚时，从输出切换至输入
相对于SCLK上升沿
2
2
40
2
2
10
10
10
10
民
典型值
0.3
0.4
最大
单位
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
时序图
t
CH
CLK +
CLK “
t
CLK
t
DCO
DCO +
DCO-
t
PD
D0 + TO D13 +
CHA0
D0为± ± D13
CHB0
CHA1
CHB1
CHA2
CHB2
t
SKEW
09635-002
CHA3
CHB3
CHA4
CHB4
CHA5
CHB5
CHA6
CHB6
图2.交叉LVDS模式下的数据输出时序
CLK +
t
SSYNC
SYNC
t
HSYNC
09635-016
图3.同步定时输入
第0版|第9页的40
