SN65LVDS301
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SLLS681 - 2006年2月
3通道模式
虽然LS0保持低电平， LS1保持高， SN65LVDS301超过三SubLVDS数据传输的有效载荷数据
对D0，D1和D2 。该PLL锁定到PCLK ，并在内部通过10内部高速时钟乘以它
用于序列对D0，D1和D2中的数据有效载荷。两个保留比特和奇偶校验位被添加到数据
框架。
图5
示出了定时和所述数据有效负载的映射到30位的帧，以及如何
框变劈了过来三个输出通道。内部高速时钟分回降了
10个因素来重新像素时钟并就SubLVDS CLK输出。而在此模式下，PLL可以
通过65兆赫锁定在20MHz的范围中的时钟。 3通道模式的支持非常大的显示屏的应用
决议如VGA或XGA 。
CLK -
CLK +
D0 +/- CHANNEL CP R7 R6 R5 R4 R3 R2 R1 R0 VS CP R7 R6
D1 +/-通道
D2 +/- CHANNEL
0 G7 G6 G5 G4 G3 G2 G1 G0 HS 0 G6 G7
0 B7 B6 B5 B4
B3
B2 B1 B0 DE 0 B7 B6
图5.数据和时钟输出的3通道模式（ LS0 =低; LS1 =高） 。
掉电模式
该SN65LVDS301发送器有两个省电模式，方便高效的电源管理。
关断模式
该SN65LVDS301进入关断模式时， TXEN引脚为低电平。这将关闭所有发射机
电路，包括CMOS输入， PLL ，串行器和SubLVDS发送器输出级。所有输出
高阻抗。消耗电流在关断模式下几乎为零。
待机模式
该SN65LVDS301进入待机模式，如果TXEN为高， PCLK输入信号频率小于
为500kHz 。除了PCLK输入显示器的所有电路被关闭，所有输出进入高阻抗模式。
电流消耗在待机模式是非常低的。当PCLK输入信号完全停止，
I
DD
电流消耗小于10
A.
在PCLK输入不能悬空。
注意：
浮动（悬空） CMOS输入允许的泄漏电流从V流
DD
到GND 。
为了防止大的漏电流， CMOS门电路必须保持在一个有效的逻辑电平，
无论是V
IH
或V
IL
。这可以通过将V的外部电压来实现
IH
或V
IL
to
所有LVDS301输入。
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