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SN65LVDS301
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SLLS681 - 2006年2月
功能说明
序列模式
该SN65LVDS301发送器具有操作通过链接选择引脚LS0和LS1控制的三种模式。
表2
显示操作的串行模式。
表2.逻辑表：链接选择操作模式
LS1
0
0
1
1
LS0
0
1
0
1
1ChM
2ChM
3ChM
操作模式
1通道模式（ 30位序列号率）
2声道模式（ 15位序列号率）
3通道模式（ 10位序列率）
版权所有
数据链接状态
D0活跃;
D1，D2的高阻抗
D0，D1活性;
D2高阻抗
D0，D1， D2的活性
版权所有
1通道模式
虽然LS0和LS1保持低电平时， SN65LVDS301过于单一SubLVDS数据对传输的有效载荷数据，
D0 。该PLL锁定到PCLK和内部由30倍的内部高速时钟倍频时钟
用于序列化（移出） D0上的数据有效载荷。两个保留比特和奇偶校验位被添加到数据
框架。
科幻gure 3
示出了定时和所述数据有效负载的映射到30位的帧。内部
高速时钟由30倍除以重建像素时钟，并提交了关于SubLVDS CLK
输出。而在这种模式下， PLL锁定的时钟是在4兆赫的范围内，通过15兆赫。此模式
适用于较小的视频显示格式（例如QVGA到HVGA ）不需要全部带宽
该SN65LVDS301的能力。
CLK -
CLK +
D0 +/- CHANNEL
0
0 CP R7 R6 R5 R4 R3 R2 R1 R0 G7 G6 G5 G4 G3 G2 G1 G0 B7 B6 B5 B4
B3
B2 B1 B0 HS VS DE 0
0 CP R7 R6
产品预览
图3.数据和1通道模式时钟输出（ LS0和LS1 =低） 。
2声道模式
虽然LS0保持高LS1保持低电平时， SN65LVDS301超过两SubLVDS数据传输的有效载荷数据
对， D0和D1 。该PLL锁定到PCLK和通过内部15.内部高速因子相乘
时钟用来序列上D0和D1中的数据有效载荷。两个保留比特和奇偶校验位被添加到
数据帧。
图4
示出了定时和所述数据有效负载的映射到30位的帧，以及如何
帧变为分成两个输出通道。的内部高速时钟除以15来重新创建
像素时钟，并就SubLVDS CLK 。在PLL锁定的时钟是8MHz的透过范围
30兆赫在这种模式下。典型的应用为使用2通道模式是HVGA和VGA显示器。
CLK -
CLK +
D0 +/-通道CP R7 R6 R5 R4 R3 R2 R1 R0 G7 G6 G5 G4 VS 0 CP R7 R6
D1 +/-通道
0 G3 G2 G1 G0 B7 B6 B5 B4 B3 B2 B1 B0 HS DE 0 G2 G3
图4.数据和时钟输出的双通道模式（ LS0 =高; LS1 =低） 。
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