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R
XC4000E和XC4000X系列现场可编程门阵列
主并行模式
在两个主并行模式，领先FPGA直接
满足工业标准的字节宽度的EPROM中，并且
接受八个数据位只是递增或递减前
门庭地址输出。
这八个数据位序列中处于领先FPGA ，这
然后提出了序言数据和高估的所有数据
FL OWS铅设备上的DOUT引脚。有一个跨
1.5 CCLK周期最终延误， CCLK的上升沿后
接受数据的一个字节（和也改变EPROM的
地址），直至落CCLK的边缘，使LSB的
该字节（ D0 ）出现在DOUT 。这意味着，DOUT
在下降沿CCLK的边缘变化，并在接下来的FPGA的
菊花链接受对后续的上升沿数据
CCLK边缘。
PROM的地址引脚，可递增或递减
mented ，这取决于MODE引脚设置。此选项
允许在FPGA与各种各样的共享PROM的
微处理器和微控制器。有些处理器
必须从内存的底部启动（全零），而oth-
器必须从顶部引导。而FPGA是灵活的和可
从MEM-的两端装载了CON组fi guration流
ORY 。
主并行模式被选中的一个<100>
模式引脚（ M2 ， M1 ， M0 ） 。 EPROM的地址开始
00000和增量。
主并行模式下，选择通过在一个<110>
模式引脚。 EPROM的地址开始3FFFF和
递减。
在XC4000器件附加的地址线
该XC4000X器件具有附加的地址线
（ A18 -A21 ）使所述附加的地址空间所需
以菊花链的几个大的设备。
额外的地址线是可编程的XC4000EX
设备。默认情况下，这些地址线没有被激活。在
在默认模式中，设备与现有的兼容
XC4000和XC4000E产品。如果需要的话，额外的
地址线可以用来通过指定的地址线
在bitgen为22 （ 22 bitgen -g AddressLines ）选项。该
主设备检测时线（ A18 - A21 ）的驱动，
通过比特流，即应当使用所有22个地址
线。由于这些引脚最初将拉高
内部上拉电阻，设计者采用主并行模式
应在针A18 -A21使用外部上拉下拉电阻。如果
主并行模式下使用外部电阻
没有必要的。
所有的22根地址线始终活跃在主并行
模式与XC4000XL设备。附加地址
行行为与低阶地址线。如果
在BitGen中地址线选项被设置为18 ，这将是
由XC4000XL器件忽略。
额外的地址线（ A18 -A21 ）不是在可用的
在PC84包。
4.7K
高
or
低
TO DIN可选
菊花链式连接的FPGA
N / C
N / C
到CCLK可选
菊花链式连接的FPGA
M0
M1
M2
CCLK
注： M0可以短
到地面，如果不使用
作为I / O 。
VCC
DOUT
A17
A16
A15
...
...
...
...
...
A12
A11
A10
A9
A8
A7
A6
A5
A4
A3
A2
A1
A0
OE
CE
D7
D6
D5
D4
D3
D2
D1
D0
DONE
INIT
EPROM
（ 8K ×8 ）
（或更大）
高校用户控制
订单PROM地址位
可以用来选择之间
备选配置
M0
DIN
M1
M2
DOUT
4.7K
INIT
A14
A13
A12
A11
A10
节目
D7
D6
D5
D4
D3
D2
D1
D0
A9
A8
A7
A6
A5
A4
A3
A2
A1
A0
DONE
CCLK
XC4000E/X
SLAVE
节目
数据总线
节目
8
X9026
图54 ：主并行模式电路图
6-62
1999年5月14日（版本1.6 ）
