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R
XC4000E和XC4000X系列现场可编程门阵列
主串行模式
在主串行模式下，铅的FPGA的CCLK输出
驱动赛灵思串行PROM的饲料FPGA的DIN输入。
在CCLK输出的每个上升沿递增该串行
PROM内部地址计数器。下一个数据位被置于
该SPROM数据输出，连接到FPGA的DIN引脚。
领先的FPGA在接受随后的崛起这个数据
CCLK边缘。
领先的FPGA则呈现前导数据和所有
数据在FL OWS领先设备上的DOUT引脚。
有1.5 CCLK周期内部流水线延迟，
这意味着，DOUT上的落下的CCLK的变化
缘，并在菊花链中下一个的FPGA接收数据
在随后的上升沿CCLK的边缘。
在比特流中产生的软件，用户可以指定
快速精读科幻炉排，其中，从几位进入第一个科幻
帧，增加CCLK的频率通过的8倍。
CCLK
（输出）
2 T
成套工具
1
在串行数据
T
DSCK
n
n+1
n+2
对于实际的时间值，请参考
“ CON组fi guration
第68页上的开关特性“ 。
可以肯定的是，
串行PROM和奴隶的速度都不够支持这个
数据速率。 XC2000 ， XC3000 / A和XC3100A设备做
不支持快速精读网络篦选项。
该SPROM CE输入可以从最不发达国家和驱动
DONE 。用最不发达国家避免了潜在的争用DIN
脚，如果该引脚为CON连接gured作为用户I / O ，但最不发达国家则是
限于CON组后一个永久高用户输出
组fi guration 。使用DONE也可避免在DIN争，
提供的早期DONE选项调用。
第60页图51
显示了一个完整的主/从系统。
最左边的设备处于主串行模式。
主串行模式通过一个<000>的模式
销（ M2，M1 ， M0） 。
6
串行DOUT
（输出）
n–3
n–2
n–1
n
X3223
CCLK
描述
DIN安装
DIN举行
符号
1
T
DSCK
2
T
成套工具
民
20
0
最大
单位
ns
ns
注： 1。上电时， Vcc的一定上升，从2.0 V至VCC最小值，在不到25毫秒，否则拉动计划推迟CON组fi guration
低到Vcc为有效。
2.主串行模式时序是基于在从模式下进行测试。
图53 ：主串行模式编程开关特性
1999年5月14日（版本1.6 ）
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