ADAU1966
参数
t
COE
t
鳕鱼
t
COH
t
COTS
I
2
C
f
SCL
t
SCLL
t
SCLH
t
SCS
t
SCH
t
SSH
t
DS
t
SR
t
SF
t
BFT
DAC的串行端口
t
胸径
t
DBL
t
DLS
t
DLH
t
DLS
t
DDS
t
DDH
t
SCH
SDA
描述
从CCLK COUT能下降
从CCLK下降COUT延迟
从CCLK COUT保持下降，在图14中未示出
从CCLK COUT三态下降
参见图2和图13中
SCL时钟频率
SCL低
SCL高电平
建立时间（启动条件） ，与重复启动
条件
保持时间（启动条件） ，第一个时钟后产生
这一时期
建立时间（停止条件）
数据建立时间
SDA和SCL上升时间
SDA和SCL下降时间
之间的停止和启动总线空闲时间
见图16
DBCLK高，从模式
DBCLK低，从模式
DLRCLK设置，时间DBCLK上升，从模式
从DBCLK上升，从模式DLRCLK举行
DLRCLK歪斜从DBCLK下降，主控模式
DSDATAx设置为DBCLK上涨
从DBCLK DSDATAx保持上升
t
DS
t
SCH
民
典型值
最大
30
30
30
400
30
单位
ns
ns
ns
ns
千赫
μs
μs
μs
μs
μs
ns
ns
ns
μs
ns
ns
ns
ns
ns
ns
ns
1.3
0.6
0.6
0.6
0.6
100
300
300
1.3
10
10
10
5
8
10
5
+8
t
SR
SCL
t
SCLH
09434-002
t
SCLL
t
SF
t
SCS
t
BFT
图2.我
2
时序图
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