ADAU1966
PIN号
22, 39
23
24
25
27
28
31
32
33
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56
57
58
59
60
61
62
TYPE
1
PWR
I
O
I
I / O
I / O
I
I
I
I
I
I
I
I
I
I / O
I
I
I
I
GND
PWR
O
O
O
O
O
O
O
O
PWR
I
I
GND
O
助记符
IOVDD
VSENSE
VDRIVE
V供电
DBCLK
DLRCLK
DSDATA8/SA
DSDATA7/SA
DSDATA6
DSDATA5
DSDATA4
DSDATA3
DSDATA2
DSDATA1
CDATA/ADDR1/SA
COUT / SDA / SA
CCLK / SCL / SA
CLATCH/ADDR0/SA
SA_MODE
PU / RST
AGND1
AVDD1
DAC1P
DAC1N
DAC2P
DAC2N
DAC3P
DAC3N
DAC4P
DAC4N
AVDD2
DAC_BIAS1
DAC_BIAS2
AGND2
CM
描述
电源的数字输入和输出引脚， 3.3 V至5 V
2.5 V输出调节器，传输晶体管的集电极。旁路10 μF并联
100 nF的。
带动了晶体管的基础。
5 V输入电压稳压器，传输晶体管的发射极。旁路10 μF并联
100 nF的。
位时钟为DAC的。
帧时钟为DAC的。
DAC15和DAC 16串行数据输入/ SA_MODE TDM状态（参见独立模式
节，表15和表16）。
DAC13和DAC 14串行数据输入/ SA_MODE TDM状态（参见独立模式
节，表15和表16）。
DAC11和DAC 12串行数据输入。
DAC9和DAC 10串行数据输入。
DAC7和DAC 8串行数据输入。
DAC5和DAC 6串行数据输入。
DAC3和DAC 4串行数据输入。
DAC1和DAC 2串行数据输入。
控制数据输入（ SPI） /地址1 （我
2
C） / SA_MODE状态（参见独立模式
部分和表15）。
控制数据输出（ SPI ） /控制数据输入（I
2
C） / SA_MODE国家（见
独立模式部分和表15 ） 。
控制时钟输入（ SPI ） /控制时钟输入（I
2
C） / SA_MODE状态（参见独立
模式部分和表15）。
控制芯片选择（ SPI ） （低电平有效） / 0地址（I
2
C） / SA_MODE国家（见
独立模式部分和表15 ） 。
独立模式。该引脚允许ADAU1966采用42引脚模式控制引脚45 ，
引脚31和引脚32（高活性，见表15和表16）。
电源/复位（低电平有效） 。
模拟地。
模拟电源。
DAC1正输出。
DAC1负输出。
DAC2正输出。
DAC2负输出。
DAC3正输出。
DAC3负输出。
DAC4正输出。
DAC4负输出。
模拟电源。
DAC偏置1. AC夫妇与470 nF的到AVDD2 。
DAC偏置2. AC夫妇与470 nF的到AGND2 。
模拟地。
共模基准滤波电容连接。旁路10 μF并联
通过100 nF到AGND2 。该参考文献所用的PLL_CLK_CTRL1寄存器被关闭
和销可以驱动与外部电压源。
参考电压滤波电容连接。旁路10 μF并联
100 nF的到AGND2 。
DAC5正输出。
DAC5负输出。
DAC6正输出。
DAC6负输出。
DAC7正输出。
DAC7负输出。
DAC8正输出。
第0版|第11页52
63
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70
O
O
O
O
O
O
O
O
TS_REF
DAC5P
DAC5N
DAC6P
DAC6N
DAC7P
DAC7N
DAC8P
