ADAU1966
数字滤波器
表8 。
参数
DAC插值滤波器
通带
模式
48 kHz模式，典型频率为48KHz
96 kHz模式，典型的在96千赫
192 kHz模式，典型的在192千赫
48 kHz模式，典型频率为48KHz
96 kHz模式，典型的在96千赫
192 kHz模式，典型的在192千赫
48 kHz模式，典型频率为48KHz
96 kHz模式，典型的在96千赫
192 kHz模式，典型的在192千赫
48 kHz模式，典型频率为48KHz
96 kHz模式，典型的在96千赫
192 kHz模式，典型的在192千赫
48 kHz模式，典型频率为48KHz
96 kHz模式，典型的在96千赫
192 kHz模式，典型的在192千赫
48 kHz模式，典型频率为48KHz
96 kHz模式，典型的在96千赫
192 kHz模式，典型的在192千赫
192 kHz的低延时模式，典型的在192千赫
因素
0.4535 × f
S
0.3646 × f
S
0.3646 × f
S
民
典型值
22
35
70
±0.01
±0.05
±0.1
0.5 × f
S
0.5 × f
S
0.5 × f
S
0.5465 × f
S
0.6354 × f
S
0.6354 × f
S
68
68
68
25/f
S
11/f
S
8/f
S
2/f
S
521
115
42
10
24
48
96
26
61
122
最大
单位
千赫
千赫
千赫
dB
dB
dB
千赫
千赫
千赫
千赫
千赫
千赫
dB
dB
dB
μs
μs
μs
μs
通带纹波
过渡带
阻带
阻带衰减
传播延迟
时序特定网络阳离子
-40°C <牛逼
A
< + 105 ° C， DVDD = 2.5 V± 10 ％ 。
表9 。
参数
输入主时钟（ MCLK ）和RESET
t
MH
t
MH
f
MCLK
f
MCLK
f
BCLK
t
PDR
t
PDRR
PLL
锁定时间
锁定时间
256 × f
S
VCO时钟，输出占空比， MCLKO引脚
SPI端口
t
CCH
t
CCL
f
CCLK
t
CDS
t
鼎晖
t
CLS
t
CLH
t
CLHIGH
描述
MCLK占空比， DAC的时钟源= PLL时钟，
256 × f
S
, 384 × f
S
, 512 × f
S
和768 ×F
S
DAC的时钟源=直接MCLK为512 ×F
S
（绕道
片上PLL ）
MCLKI频率， PLL模式
直接MCLK 512 ×F
S
模式
DBCLK频率， PLL模式
低
恢复，恢复到有源输出
MCLK输入
DLRCLK输入
40
见图14
CCLK高
CCLK低
CCLK频率f
CCLK
= 1/t
CCP
;只是吨
CCP
在图14中所示
CDATA设置，时间到CCLK上升
CDATA保持，从CCLK上升的时间
CLATCH设置，时间到CCLK上升
CLATCH举行，时间从CCLK下降
CLATCH高，在图14中未示出
第0版|第52 7
民
40
40
6.9
典型值
最大
60
60
40.5
27.1
27.0
单位
%
%
兆赫
兆赫
兆赫
ns
ms
ms
ms
%
ns
ns
兆赫
ns
ns
ns
ns
ns
15
300
10
50
60
35
35
10
10
10
10
10
10
