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的Spartan- IIE FPGA系列：功能描述。
块RAM
CLB
切片
的Spartan- IIE FPGA整合了几个大的块RAM
回忆。这些补充的分布式RAM
查找表（LUT ），提供浅内存struc-
则按CLB中实现的。
MUXF6
LUT
LUT
MUXF5
切片
块RAM的内存块被组织在列。最
的Spartan- IIE器件包含两个这样的栏目，一是沿
每个垂直边缘。该XC2S400E有四个块RAM同事
UMNS和XC2S600E有六块RAM列。
这些列延伸的芯片的整个高度。每
存储器块是四个CLB高，因此，一
的Spartan- IIE装置16个CLB高将包含四个内存
每列中的块，以及总共8块。
表6：
的Spartan- IIE的Block RAM金额
的Spartan- IIE
设备
＃块
8
10
12
14
16
40
72
总的Block RAM
位
32K
40K
48K
56K
64K
160K
288K
LUT
LUT
MUXF5
XC2S50E
XC2S100E
XC2S150E
DS077-2_05-111501
图7：
F5和F6多路复用器
每个CLB有四个直接馈通的路径，每个LC之一。
这些路径提供额外的数据输入线或其他本地
路由不消耗逻辑资源。
XC2S200E
XC2S300E
XC2S400E
XC2S600E
算术逻辑
专用进位逻辑能力，提供高速
算术函数。了Spartan- IIE FPGA CLB支持
两个独立的进位链，每片之一。的高度
进位链是每个CLB 2位。
算术逻辑包括一个异或门，其允许
1位全加器是一个LC内实施。此外，
专用与门提高倍频效率
实现。
专用输送路径也可以用来级联功能
化发电机实现广泛的逻辑功能。
每块RAM单元，如图
图8中，
是一个完全同步
异步的双端口4096位RAM具有独立CON-
控制信号，对每个端口。这两个端口的数据宽度
可独立配置，提供了内置的
总线宽度转换。
RAMB4_S#_S#
WEA
ENA
RSTA
CLKA
ADD [ ＃ ： 0 ]
DIA [ ＃ ： 0 ]
DOA [ ＃ ： 0 ]
BUFTs
每次的Spartan- IIE FPGA CLB包含两个三态驱动器
（ BUFTs ） ，可以驱动片内总线。在左侧的IOB
和右两侧也可以驱动芯片上的总线。看
Ded-
icated路由，第17页。
每次的Spartan- IIE FPGA BUFT
拥有独立的三态控制引脚和一个独立的
输入引脚。三态控制引脚为低电平有效使能
（T） 。当在网上，所有的BUFTs被禁用，净是高。
没有必要，除非期望来实例化一个拉
仿真的目的。同时驱动BUFTs到
同本网将不会造成冲突。如果驱动两个高
低，净会低。
WEB
ENB
RSTB
CLKB
ADDRB [ ＃ ： 0 ]
DIB [＃ ：0]
DOB [ ＃ ： 0 ]
DS001_05_060100
图8：
双端口RAM块
DS077-2 （ V2.3 ） 2008年6月18日
产品speci fi cation
www.xilinx.com
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