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的Spartan- IIE FPGA系列：功能描述。
可用于在接近彼此。看
I / O世行
ING 。
一个可选的弱保持器电路被连接到每个输出
放。选中时，电路监控上的电压
垫和弱驱动引脚为高电平或低电平，以匹配
输入信号。如果该引脚被连接到多个源极显
最终，弱门将保持信号在其最后的状态，如果所有
驱动器被禁用。保持该有效逻辑电平
这样有助于消除总线喋喋不休。
由于弱门将电路采用IOB输入缓冲器
监视输入电平，适当的V
REF
电压必须
如果信令标准要求1中提供。亲
这个电压的愿景，必须符合I / O银行
规则。
可选的上拉和下拉电阻和可选的
弱保持器电路连接到每一个用户的I / O焊盘。先
以配置不涉及配置所有输出
强制进入其高阻抗状态。下拉电阻
器和弱门将电路处于非活动状态，但输入
可任选地被向上拉。上拉激活电阻
之前配置器被控制在全球基础上
配置模式引脚。如果上拉电阻是不
激活后，所有的引脚悬空。因此，外部
上拉或下拉，必须提供引脚电阻
要在对现有的配置定义良好的逻辑电平所需的
化。
所有垫保护，防止因静电损坏
放电（ESD）和从过电压瞬变。后
配置中，钳位二极管分别连接到V
CCO
为
LVTTL ， PCI ， HSTL ， SSTL ， CTT和AGP标准。
所有Spartan - IIE FPGA的IOB支持IEEE 1149.1 compati-
BLE边界扫描测试。
I / O银行
某些I /上述O标准要求V
CCO
和/或V的
REF
电压。这些电压外部支持
合股并连接到器件引脚的服务群体
IOB的，所谓的银行。因此，存在着有关的限制
该I / O标准可以在给定的银行内进行组合。
8个I / O插槽，从分离的每个边缘产生
FPGA为两家银行（见
图5）。
其引脚排列表
显示该行所属的每个I / O （见
接脚分布表，
第53页） 。
每个银行都有多重V
CCO
销，它们必须是
连接到相同的电压。电压要求
通过使用中的输出的基准进行判定。
输入路径
在IOB输入路径的路由缓冲输入信号直接
到内部逻辑，并通过一个可选的输入触发器。
在本触发器的D输入端的可选延迟元件elim-
inates焊盘到焊盘的保持时间。延迟匹配于
与FPGA内部时钟分配延迟，当
用过的，确保了焊盘与焊盘保持时间为零。
每个输入缓冲器可被配置为符合任何的
低电压信号标准所支持。在一些
这些标准的输入缓冲器利用用户提供的
阈值电压V
REF
。供应V的需要
REF
规定
约束其标准可在接近使用
给对方。看
I / O银行。
有可选的上拉和下拉电阻，每个
输入配置后使用。
BANK 0
7银行
银行1
GCLK2
2银行
DS077-2_02_051501
GCLK3
输出路径
输出路径包括驱动一个三态输出缓冲器
的输出信号送到垫上。输出信号可以是
路由到缓冲器直接从内部逻辑或通过
一个可选的IOB输出触发器。
的输出的三态控制，也可以直接发送
从内部逻辑电路或通过倒装倒装提供同步
异步的启用和禁用。
每路输出驱动器可独立编程的
宽范围的低电压信号的标准。每路输出
缓冲器可提供高达24 mA和吸收高达48 mA的电流。驱动器
强度和压摆率控制减少总线瞬变。该
默认的输出驱动器为LVTTL 12 mA驱动强度和
缓慢的回转率。
在大多数的信令标准，输出高电压
依赖于外部供应的V
CCO
电压。需要
供应V
CCO
规定了该标准的约束
6银行
的Spartan- IIE
设备
3银行
GCLK1
5银行
GCLK0
4银行
图5：
的Spartan- IIE的I / O组
在TQ144和PQ208封装，八大银行
V
CCO
连接在一起。因此，只有一个V
CCO
水平
在这些包中允许的，但不同的V
REF
值
允许在每个八家银行的。
内的银行，标准也可以混合，只有当他们使用
同样的V
CCO
。兼容标准示于
表4 。
GTL和GTL +出现在所有的电压，因为他们
漏极开路输出不依赖于V
CCO
。需要注意的是V
CCO
DS077-2 （ V2.3 ） 2008年6月18日
产品speci fi cation
www.xilinx.com
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