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瑞萨的LSI
M5M5V208AKV
2097152 - BIT （ 262144 -字×8位）的CMOS静态RAM
写周期（S
1
控制模式）
t
CW
A
0~ 17
t
SU（ A）
t
SU（ S1 ）
t
REC （ W）
S
1
S
2
（注5 ）
（注7 ）
（注5 ）
W
（注6 ）
（注5 ）
（注5 ）
t
SU（ D）
DATA IN
稳定
t
H（ D）
DQ
1~ 8
写周期（S
2
控制模式）
t
CW
A
0~ 17
S
1
（注5 ）
（注5 ）
t
SU（ A）
S
2
t
SU（ S2 ）
t
REC （ W）
（注7 ）
W
（注5 ）
（注6 ）
（注5 ）
t
SU（ D）
DATA IN
稳定
t
H（ D）
DQ
1~ 8
注5 ：孵化表示状态是"don't care" 。
6 ：写作的同时S执行
2
高重叠S
1
和W低。
7 ：当W的下降沿同时或先于S的下降沿
1
或S的上升沿
2
中，输出被保持在高阻抗状态。
8 ：不要将倒相的信号时，外部DQ引脚为输出模式。
冯ision - A0.5
6
