DDR SDRAM
E0338M10 （ 1.0版本）
（上Rev.1.54E ）
03月CP （ K）
M2S56D20 / 30 / 40ATP
M2S56D20 / 30 / 40AKT
256M双数据速率同步DRAM
AC时序要求（ 1/2）
（ TA = 0 70
o
C， VDD = VDDQ = 2.5V + 0.2V ， VSS = VSSQ = 0V ，除非另有说明）
-60
分钟。
-0.70
-0.60
0.45
0.45
CL=2.5
CL=2
6
7.5
0.45
0.45
1.75
-0.70
-0.70
tCLmin
or
tCHmin
THP-
TQHS
0.55
0.75
0.35
0.35
0.2
0.2
12
0
0.4
0.25
0.75
0.75
0.8
0.8
0.4
0.9
0.6
1.1
0.6
1.25
0.75
0.35
0.35
0.2
0.2
15
0
0.4
0.25
0.9
0.9
0.9
0.9
0.4
0.9
0.6
1.1
0.6
0.70
0.70
0.45
tCLmin
or
tCHmin
THP-
TQHS
0.75
1.25
0.75
0.35
0.35
0.2
0.2
15
0
0.4
0.25
0.9
0.9
0.9
0.9
0.4
0.9
0.6
1.1
0.6
最大
0.70
0.60
0.55
0.55
15
15
分钟。
-0.75
-0.75
0.45
0.45
7.5
7.5
0.5
0.5
1.75
-0.75
-0.75
0.75
0.75
0.5
tCLmin
or
tCHmin
THP-
TQHS
0.75
1.25
-75A
最大
0.75
0.75
0.55
0.55
15
15
分钟。
-0.75
-0.75
0.45
0.45
7.5
10
0.5
0.5
1.75
-0.75
-0.75
0.75
0.75
0.5
-75
最大
0.75
0.75
0.55
0.55
15
15
符号
TAC
总胆固醇
TCL
TCK
TDS
TDH
tDIPW
太赫兹
TLZ
AC特性参数
从CLK // CLK DQ输出有效数据的延迟时间
CLK高电平宽度
CLK低电平宽度
CLK周期时间
输入设置时间（ DQ ， DM）
输入保持时间（ DQ ， DM）
DQ和DM输入脉冲宽度（每个输入）
从CLK // CLK数据输出高阻抗的时间
从CLK // CLK数据输出低阻抗时间
单位
ns
ns
TCK
TCK
ns
ns
ns
ns
ns
ns
ns
ns
ns
笔记
从CLK // CLK tDQSCK DQ输出有效数据的延迟时间
26,27
26,27
14
14
从DQS DQ TDQSQ有效数据的延迟时间
THP
时钟半周期
tQH
TQHS
输出DQS有效窗口
数据保持倾斜因子
ns
TCK
TCK
TCK
TCK
TCK
TCK
ns
ns
TCK
TCK
ns
ns
ns
ns
TCK
TCK
23,25
23,25
24,25
24,25
16
15
tDQSS写命令第一DQS闭锁过渡
tDQSH DQS输入高电平宽度
tDQSL DQS输入低电平宽度
TDSS
tDSH
超过tMRD
DQS下降沿到CLK建立时间
DQS从CLK的下降沿保持时间
模式寄存器设置命令周期时间
tWPRES写序言建立时间
tWPST写后同步
tWPRE写序言
TIH
TIS
TIH
TIS
地址和控制输入保持时间（快速压摆率）
地址和控制输入保持时间（快速压摆率）
地址和控制输入保持时间（慢摆率）
地址和控制输入保持时间（慢摆率）
tRPST阅读后同步
tRPRE读序言
20
