CS5364
切换规范 - 控制端口 - SPI时序
输入：逻辑0 = DGND ，逻辑1 = VLC ， CDOUT
L
= 30 pF的
参数
CCLK时钟频率
RST的上升沿到下降沿的CS
CS下降到CCLK边缘
传输之间CS高电平时间
CCLK低电平时间
CCLK高时间
CDIN到CCLK上升的建立时间
CCLK上升到数据保持时间
CCLK下降沿到CDOUT稳定
上升CDOUT时间
秋季CDOUT时间
上升CCLK和CDIN时间
秋季CCLK和CDIN时间
（注2 ）
（注2 ）
（注1 ）
符号
f
SCK
t
SR的
t
CSS
t
CSH
t
SCL
t
SCH
t
DSU
t
dh
t
pd
t
r1
t
f1
t
r2
t
f2
民
0
20
20
1.0
66
66
40
15
最大
6.0
单位
兆赫
ns
μs
-
50
25
ns
-
100
注意事项：
1.数据必须持有足够的时间来弥补CCLK的过渡时间。
2.对于f
SCK
<1兆赫
RST
t
SR的
CS
t
CSH
t
CSS
t
SCH
t
SCL
t
r2
CCLK
t
f2
t
DSU
t
dh
CDIN
t
pd
CDOUT
图6. SPI时序
18
DS625F4
