CS5364
串行音频接口 - TDM时序
串行音频接口是三针接口，由SCLK ， LRCK和SDOUT的。
逻辑"0" = GND = 0 V ;逻辑"1" = VLS ;
L
= 20 pF的，时序的阈值是VLS的50％。
参数
样品价格
单速模式
倍速模式
四倍速模式
1
符号
-
-
-
民
2
54
108
256*Fs
18
40
28
20
18
5
128
5
5
-
18
28
20
20
10
1
5
5
典型值
-
-
-
-
-
50
33
-
-
-
-
-
-
256*Fs
-
-
-
-
-
-
-
-
最大
54
108
216
256*Fs
-
60
38
-
-
-
128
-
-
-
-
65
-
-
-
244
-
-
单位
千赫
千赫
千赫
Hz
ns
%
%
ns
ns
ns
-
ns
ns
Hz
ns
%
ns
ns
ns
-
ns
ns
主模式
SCLK频率
SCLK周期
SCLK占空比
（注2 ）
FS设置
FS设置
FS设置
FS宽度
SDOUT设置
SDOUT举行
1 / （ 256 * 216千赫）
（ CLKMODE = 0） （注
3)
（ CLKMODE = 1 ）（注
3)
t
期
t
HIGH1
t
HIGH1
t
SETUP1
t
SETUP1
t
SETUP1
t
HIGH2
t
SETUP2
t
HOLD2
前SCLK上升沿（单速模式）
前SCLK上升沿（倍速模式）
前SCLK上升沿（四倍速模式）
在SCLK周期
前SCLK上升沿
后SCLK上升沿
从模式
SCLK频率
（注4 ）
SCLK周期
SCLK占空比
FS设置
FS设置
FS设置
FS宽度
SDOUT设置
SDOUT举行
1 / （ 256 * 216千赫）
t
期
t
HIGH1
t
SETUP1
t
SETUP1
t
SETUP1
t
HIGH2
t
SETUP2
t
HOLD2
前SCLK上升沿（单速模式）
前SCLK上升沿（倍速模式）
前SCLK上升沿（四倍速模式）
在SCLK周期
前SCLK上升沿
后SCLK上升沿
注意事项：
1. TDM四倍速模式只能在指定的VLS正常运行
≥
3.14 V.
产生的SCLK 2.占空比取决于收到的MCLK的占空比下指定
“系统
第10页上的时钟“ 。
在3 CLKMODE功能描述
4.6.3节
"Master模式时钟Dividers"第24页。
4.在从模式下， SCLK / LRCK比例可以根据个人喜好进行设置;芯片的性能是瓜拉尼
使用中的比例，只有当开球
第4.7节主从时钟频率25页。
t
期
t
HIGH1
SCLK
t
SETUP1
FS
t
SETUP2
SDOUT
数据
数据
t
HIGH2
新框架
t
HOLD2
数据
图4. TDM时序
16
DS625F4
