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SLWS211B - 2008年7月 - 修订2008年10月
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时序要求 - LVDS和CMOS模式
(1)
典型值是在25 ° C， AVDD = 3.3V ， DRVDD = 1.8V ，采样频率= 250 MSPS ，正弦波输入时钟，
C
负载
= 5pF的
(2)
, R
负载
= 100
(3)
，低速模式下被禁用，除非另有说明。
MIN和MAX值在整个温度范围T
民
= -40°C至T
最大
= 85°C ， AVDD = 3.3V ， DRVDD = 1.7V至
1.9V.
参数
t
a
t
j
孔径延迟
孔径抖动
时间到有效的数据来退出待机模式后，
唤醒时间
时间到有效数据出来的PDN全局配置模式后，
时间到有效数据停止并重新启动输入时钟后，
ADC延迟
(4)
DDR LVDS模式
t
su
t
h
t
PDI
(5)
测试条件
在输入采样时钟的上升沿之间的时间延迟
在该采样发生的实际时间
民
0.7
典型值
1.2
170
0.3
25
10
18
最大
1.7
单位
ns
飞秒均方根
1
100
s
时钟
周期
时钟
周期
默认情况下，复位后
数据建立时间
数据保持时间
时钟传播延迟
t
延迟
LVDS位时钟占空比
数据有效
(6)
到零交叉CLKOUTP的
(6)
0.8
0.25
1.2
0.6
ns
ns
ns
7.5
ns
过零CLKOUT的数据变得无效
输入时钟上升缘跨接至输出时钟上升缘交叉
100 Msps的
≤
采样频率
≤
250 Msps的
差分时钟的占空比（ CLKOUTP - CLKOUTM ）
100 Msps的
≤
采样频率
≤
250 Msps的
测得的上升从-100 mV至100 mV的时间
秋季测从100 mV到-100 mV的时间
1 MSPS
≤
采样频率
≤
250 Msps的
测得的上升从-100 mV至100 mV的时间
秋季测从100 mV到-100 mV的时间
1 MSPS
≤
采样频率
≤
250 Msps的
时间到有效数据后的OE变为活动
输入时钟上升缘跨接启动数据有效的
(8)
有效数据的时间间隔
(8)
0.2 × t
s
+ t
延迟
5.0
6.2
52%
t
上升
,
t
秋天
t
CLKRISE
,
t
CLKFALL
t
OE
t
开始
t
DV
t
PDI
数据上升时间，
数据下降时间
输出时钟的上升时间，
输出时钟下降时间
输出使能（ OE ）数据延迟
(7)
0.08
0.14
0.2
ns
0.08
0.14
40
0.2
ns
ns
并行CMOS模式
输入时钟到数据延迟
数据有效时间
时钟传播延迟
t
延迟
输出时钟占空比
3.2
0.7
1.5
ns
ns
输入时钟上升缘跨接至输出时钟上升缘交叉
100 Msps的
≤
采样频率
≤
150 MSPS
差分时钟的占空比（ CLKOUT ）
100 Msps的
≤
采样频率
≤
150 MSPS
上升，从20％的测量时间，以80％ DRVDD的，
落在从80％测量的时间来DRVDD的20％，
1 MSPS
≤
采样频率
≤
250 Msps的
上升，从20％的测量时间，以80％ DRVDD的，
落在从80％测量的时间来DRVDD的20％，
1 MSPS
≤
采样频率
≤
150 MSPS
时间到有效数据后的OE变为活动
0.78 × t
s
+ t
延迟
5
6.5
50%
8
ns
t
上升
,
t
秋天
t
CLKRISE
,
t
CLKFALL
t
OE
数据上升时间，
数据下降时间
输出时钟的上升时间，
输出时钟下降时间
输出使能（ OE ）数据延迟
0.7
1.2
2
ns
0.5
1
20
1.5
ns
ns
(1)
(2)
(3)
(4)
(5)
(6)
(7)
(8)
时序参数都是通过设计和特性，并规定在生产中测试。
C
负载
为每个输出端子和地之间的有效外部单端的负载电容
R
负载
是LVDS的输出对之间的差是负载电阻。
在更高的频率，叔
PDI
大于一个时钟周期和总体等待时间= ADC延迟+1 。
测量完成后用100Ω特征阻抗的设备和负载之间的传输线。建立和保持
时间的规范考虑抖动对输出数据和时钟的效果。
数据有效是指为+ 100mV的逻辑高和-100mV的逻辑低。
对于Fs> 150 MSPS ，建议使用外部时钟进行数据捕获和NOT装置的输出时钟信号（ CLKOUT） 。
数据有效指的是1.26V的逻辑高， 0.54V的逻辑低电平。
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