AD9548
最坏的情况是最大值Fi
S
（1千兆赫）和最小f
O
（ 62.5兆赫） ，这将产生ΔF
O
/f
O
= 2.8 × 10
14
小于1部
10万亿美元。
系统时钟周期
许多AD9548的用户可编程参数的有
绝对时间的单位。为了做到这一点，在AD9548要求
系统时钟的周期的先验知识。要accom-
modate这一要求，用户程序的21位标称
在标称系统时钟周期寄存器的系统时钟周期
（地址0106到地址0108 ） 。该寄存器的内容
反映在飞秒系统时钟的实际周期。
用户必须正确地将该寄存器编程，以确保正确
该装置的操作，因为它的许多子系统依靠
此值。
回收缓缴
当在保持和有效的参考可用时，
器件退出缓缴操作。循环状态机恢复
DPLL的闭环操作中，锁定到所选择的
引用和序列的所有循环参数的恢复
基于对当前基准情景模式设置。
需要注意的是，如果用户的保持位（寄存器0A01 ，第6位）被置位，
该设备不自动退出的保持时的有效
参考可用。但是，自动恢复可能发生
后清除用户缓缴位。
系统时钟详细
系统时钟的框图出现在图45的
在SYSCLKx输入引脚信号变为内部
缓冲DAC采样时钟（F
S
）通过三条路径之一。
高频直（ HF）
低频率合成（ LF ）
晶体谐振器合成（ XTAL ）
系统时钟输入
功能说明
系统时钟电路提供低抖动，稳定，高
频率时钟由芯片的其余部分使用。用户具有
直接驱动SYSCLKx输入具有高的选择
频率的时钟源在所需的系统时钟速率。
可替换地， SYSCLKx输入可以被配置为操作
在与内部系统时钟PLL结合。该系统时钟
PLL可以通过一个晶体的装置，合成系统时钟
谐振器在整个SYSCLKx输入引脚或通过连接
装置直接应用的低频时钟源。
该SYSCLKx输入在内部偏置到 1 V的直流电平
请注意，以确保任何外部连接请勿打扰
的直流偏置，因为这可能显著降低性能。
通常，推荐的是， SYSCLKx输入是
交流耦合到所述信号源（使用晶体时，除了
谐振器） 。
注意，这两个低频和XTAL路径需要使用的
系统时钟PLL（见系统时钟PLL乘法器部分） 。
高频路径的主要目的是允许直接用一
高频（ 500 MHz至1 GHz ）的外部时钟源
时钟的AD9548 。此路径的高频优化
和低噪声。注意，高频输入还提供了一个路径
为系统时钟PLL （见系统时钟PLL乘法器部分） ，
它包括一个输入分频器（M）的可编程分频为
由-1，-2 ，-4，或-8。除法器的目的是为了限制本
频率在输入到PLL至小于150兆赫（所
最大PFD速率） 。
SYSCLK_VREG
48
SYSCLK_LF
49
LF
2×
LOCK
检测
VCO
校准
SYSCLKN
52
XTAL
÷M
PFD
和
收费
泵
环
滤波器
SYSCLKP
53
÷N
HF
系统
时钟
图45.系统时钟框图
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