AD9548
排出，在桶中的水位最终上升到高于
高水位标记（ 1024 ） ，这将导致相位锁定检测器
指示锁。如果有更多的排水正在发生大于填，
然后在缸桶中的水位最终会下降到低于低
水位标记（ -1024 ） ，这将导致相位锁定检测器来
显示解锁。指定阈值电平的能力，填
率，和漏率使得用户能够定制的操作
锁相检测器的定时抖动的统计
与输入的参考信号相关联。
前
状态
2048
1024
0
–1024
–2048
补
率
漏
率
08022-017
直接数字频率合成器
DDS概述
一个数字PLL的主要构建块是一个直接
数字合成器（DDS ） 。 DDS的行为就像一个正弦
信号发生器。正弦波的通过所产生的频率
DDS是由频率调谐字（ FTW ） ，确定其
是一个数字（即，数字）的值。不像模拟正弦波
发生器， DDS采用数字构建块，并作为一个
采样系统。因此，它需要一个采样时钟（六
S
）表示
作为DDS的基本定时源。该
累加器表现为一个模2
48
计数器与一个
可编程步长（ FTW ） 。 DDS的原理框图
出现如图42 。
输入到DDS的是48位FTW 。该FTW用作
步长值。对于F的每个周期
S
，累加器加
该FTW到正在运行的总在其输出端的值。为
例如，给定FTW = 5 ，累加器计数由五元，
递增的每个F
S
周期。随着时间的推移，累加器
达到其容量的上端（2
48
在这种情况下） ，在该
点时，接着转，但保留多余的。在平均速率
该累加器滑过确立的频率
输出正弦波。蓄能器的平均翻转速率
建立输出频率（f
DDS
） DDS的和由下式给出
锁定
解锁
锁级别
UNLOCK LEVEL
图41.锁定检测图
需要注意的是每当AD9548进入自由运行或缓缴
模式中，数字锁相环锁相检测器指示解锁。在
此外，每当AD9548执行参考开关
以上，锁定检测器的前向开关的状态是
在过渡期内保留。
DPLL频率锁定检测
的频率锁定检测器的操作是相同的
的锁相检测器。唯一的区别是，填充或
排水决定是基于之间的偏差期
DPLL的参考信号和反馈信号，而不是相
误差在PFD的输出。
频率锁定检测器采用的是24位的频率阈值
注册皮秒为单位指定的。因此，频率
阈值从0微秒延伸到± 16.777215微秒。它代表
的差值中的参考值之间周期的大小
信号和反馈信号在输入到数字锁相环。例如，如果
参考信号为1.25MHz和反馈信号是1.38
兆赫，则该期间差约为75.36纳秒
（ | 1 / 1,250,000 - 1 / 1,380,000 |≈ 75.36纳秒） 。
48位累加器
48
48
48
D
Q
相
OFFSET
16
19
19
FTW
f
DDS
=
48
f
S
2
解这个方程FTW收益率
f
FTW
=
圆
2
48
DDS
f
S
例如，给定了f
S
= 1 GHz的和f
DDS
= 155.52兆赫，则
FTW = 437,749,988,378,041 （ 0x27D028A1DFB9 ） 。
需要注意的是，最低的DAC输出频率为62.5兆赫;
因此，在正常操作要求产生一个一个FTW
输出频率超过该下限。
频率
调谐字
（ FTW ）
镜头转向
振幅
转变
14
DAC
(14-BIT)
DAC +
DAC部
f
S
图42. DDS框图
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