AD9548
积极参考同步（零延迟）
有源基准同步是施加到情况下，术语
当同步源= 01 （注册0402位[ 5 ： 4 ] ） 。参照
图48中，这意味着它们的活性的参考同步的路径是
活性，因为位4 = 1 ，从而使下部与门和
禁用上部与门。在有源边缘检测器
参考同步块监视活动的上升沿
引用（ MUX自动选择有效参考） 。
边缘检测器通过所述主同步武装
信号，该信号是四个输入到或门1 （通常
直接同步源） 。一旦边缘检测器布防，
它的输出变高，这档输出分频器的
时钟分配块。此外，一旦武装，上升
从有源参考边缘迫使所述边缘的输出
探测器低。这将重新启动的输出分频器，从而
同步时钟分配块。
术语零延迟适用，因为它提供到边缘的装置
对准有源输入参考信号的输出信号。
通常，零延迟架构使用输出信号中的
主
同步
信号
直接SYNC
自动同步
来源
（REGISTER 0403 ）
EDGE
检测
多功能引脚
SYNC SOURCE
DPLL
反馈
EDGE
ARM
EDGE
检测
一个PLL反馈环路跟踪输入/输出边缘对齐。
主动基准同步，但是，经营开环。
也就是说，输出的同步经由分配
同步逻辑发生在活性的单个边
参考。
该有源基准边缘触发的下降沿的事实
同步脉冲表示下降沿是
异步到钟表的分布输出的信号
分频器（ CLKINx ） 。因此，输出时钟分配
逻辑时钟再生内部同步脉冲同步
它与CLKINx信号。这意味着，输出分频器
与时钟恢复相关的确定性延迟后重新启动
电路。这个确定性的延迟有两个组成部分。该
首先确定延迟组件是四个或五个时期
CLKINx信号。在一个周期的不确定性是由于
异步参考时钟边沿的位置不明
相对于CLKINx信号。第二个确定性延迟
组件是分布分频器的一个输出周期。
直接SYNC
来源
（REGISTER 0A02 [1]）
注册
0402[5]
TO多功能
PIN状态逻辑
0
1
时钟
分配
同步
控制
摊子
分频器
同步输出
分配
SYSCLK/4
EEPROM SYNC
来源
DPLL EDGE SYNC
注册
0402[4]
RESET
ARM
EDGE
检测
REF A
参考AA
参考
编号DD
08022-023
ACTIVE参考同步
图48.输出同步框图
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