AD9522-1
LET
Δ
t
=延迟（以秒计） 。
Δ
c
=在输入到D的延迟（在时钟信号的周期
X
).
T
X
=周期的时钟信号的分频器， D的输入
X
（以
秒）。
Φ=
16× SH [4] + 8× PO [ 3] + 4× PO [ 2] + 2× PO [1] + 1× PO [ 0]
通道分频设置为N =高周期和M =低
周期。
案例1
对于Φ≤ 15 ，
Δ
t
= Φ ×
T
X
Δ
c
= Δ
t
/T
X
= Φ
案例2
对于Φ≥ 16 ，
Δ
t
= (Φ 16 +
M
+ 1) ×
T
X
Δ
c
= Δ
t
/T
X
通过给每个除法器不同的相位偏移，输出至输出
延迟可以在通道分频器输入的增量进行设置
时钟周期。图51显示设置这样一个粗的结果
输出之间的偏差。
通道
分频器输入
0
1
2
Tx
SH = 0
分频器0 PO = 0
SH = 0
分频器1
PO = 1
2分
SH = 0
PO = 2
1 ×的Tx
2 - 得克萨斯州
07220-071
RESET引脚被拉低，然后释放（芯片复位） 。
PD引脚被拉低，然后释放（芯片加电
向下）。
当VCO校准完毕，内部
SYNC信号在开始时自动置位和
完成VCO校准的后释放。
执行同步功能的最常见的方法是使用
SYNC引脚进行输出的手动同步。
这需要一个低向信号SYNC引脚上，其被保持
低，然后被释放时，同步是期望的。该
在SYNC操作的定时示于图52 （使用
VCO分频器）和图53 （ VCO分频器不使用） 。
有时钟达一个周期的不确定度在
输入到信道分配器因的异步特性
在AD9522内相对于该时钟的同步信号边沿。
流水线延迟从SYNC上升沿到初
同步输出时钟的14个周期之间
时钟的通道分频器输入15个周期，再加上一个周期
VCO分频器的输入（参见图52 ），或在一个周期
通道分频器输入（见图53 ），这取决于是否
VCO分频器被使用。周期是从上升沿计数
的信号。另外，有一个附加的1.2毫微秒（典型值）的延迟
在SYNC信号提供给内部同步逻辑，以及
作为输出驱动器的传播延迟。驱动程序
传播延迟是LVDS驱动器约100ps的
约1.5纳秒的CMOS驱动器。
执行同步功能的另一常用方法是通过
置位和复位的软SYNC位在0x230 [0]。这两种设置
和软SYNC位的复位需要更新所有的寄存器
（ 0x232 [ 0 ] = 1b）的操作生效。
同步操作带来的，但没有排除所有输出
（通过忽略SYNC位），以预设条件允许前
输出开始打卡同步。预设条件
考虑到在每个设置的信道的开始高
位和它的相位偏移。这些设置控制了静态状态
当同步操作正在发生的每一个输出的
状态和输出的相对相位，当他们开始计时
再经同步操作的完成。同步操作
必须发生，为了使相位偏移设置生效。
在AD9522差分LVDS输出四组三，
分享每一个三重通道分频器。在CMOS中，每一个的情况下
LVDS的差分对可以被配置为两个单端
CMOS输出。同步条件适用于所有的
属于该信道分配器的驱动程序。
每个信道（一个分频器和它的输出端） ，可以排除在
通过设置任何同步操作中忽略了通道的SYNC位。
被设置为忽略SYNC （不包括通道）做渠道
没有设置其输出的静态同步操作过程中，他们的
输出不与那些所包含的频道的同步。
3
4
5
6
7
8
9
10 11 12 13 14 15
通道分频器产出
DIV = 4 ，占空比为50 ％
粗大的相图51.效应所抵消（或延迟）
同步输出同步功能
的AD9522时钟输出可以彼此同步。
输出可以单独排除同步。
同步包括设置nonexcluded输出的
预先设定的设定的静态条件。这些条件包括
对于给定的信道分频器分频比和相位偏移。这
允许用户指定不同的分频比和相位偏移
对四个通道进行分割。释放SYNC引脚
允许的输出以继续与预设条件计时
应用。
输出的同步通过以下方式执行：
SYNC引脚被拉低，然后释放（手动同步） 。
通过设置，然后重新设置以下三种中的任一项
位：软SYNC位（ 0x230 [ 0 ] ） ，软复位位
（ 0x000的[5] [镜像] ），并且掉电分配
参考位（ 0x230 [1]） 。
输出的同步可以作为其一部分被执行
该芯片的上电顺序。
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