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R
的Spartan- II FPGA系列：功能描述。
或全局时钟输入缓冲器（ IBUFG ）在相同的一个
设备（顶部或底部）的边沿必须采购此时钟
信号。
BUFGDLL引脚说明
使用BUFGDLL宏，以提供最简单的方法
零传播延时的高扇出的片上，由时钟
外部输入。该宏使用IBUFG ， CLKDLL和
BUFG原语来实现最基本的DLL
如图中的应用
图25 。
IBUFG
I
O
CLKIN
CLKFB
反馈时钟输入 - CLKFB
该DLL需要参考或反馈信号，以提供
延迟补偿的输出。仅连接CLK0或
CLK2X的DLL输出到反馈时钟输入（ CLKFB ）
销，以提供必要的反馈到DLL 。无论是
全局时钟缓冲器（ BUFG ）或全局时钟输入中的一个
缓冲器（ IBUFG ）在装置的同一边缘（顶部或
底部）必须采购此时钟信号。
如果IBUFG源的CLKFB引脚，下列特殊
规则适用。
1.外部输入端口必须源信号驱动器
在IBUFG我脚。
CLKDLL
CLK0
CLK90
CLK180
CLK270
CLK2X
CLKDV
RST
锁定
BUFG
I
O
DS001_25_032300
图25 ：
BUFGDLL框图
这个宏不能访问，以先进的时钟
域的控制或对时钟乘法或时钟
DLL的分工特点。这个宏也不会
提供对DLL的RST或锁定销。为
使用这些功能，设计人员必须使用DLL
原语在下面的章节中描述。
2. CLK2X输出必须反馈到设备如果两个
在CLK0和CLK2X输出驱赶芯片
设备。
3.这个信号必须直接驱动只有个OBUF，并没有什么
别的。
这些规则使软件能够确定哪一个DLL
时钟输出源的CLKFB引脚。
复位输入 - RST
当复位引脚RST激活，锁定信号
停用的四个源时钟周期。 RST引脚，
高有效，必须将其连接到一个动态的信号或将
接地。作为DLL的延迟抽头复位到零，毛刺
可发生于该DLL时钟输出引脚。激活
RST引脚也可以严重影响时钟的占空比
输出管脚。此外，该DLL输出时钟不再
纠偏相对于彼此。 DLL必须重设
当输入时钟频率的变化，如果设备是
重新配置在边界扫描模式中，如果该设备
经历热交换，并且该设备后，如果被配置
输入时钟是不启动序列期间稳定。
源时钟输入 - 我
在I引脚提供用户源时钟，该时钟信号上
该DLL的动作，向BUFGDLL 。对于
BUFGDLL宏的源时钟频率必须在
在数据表中规定的低频率范围。该
BUFGDLL需要一个外部信号源的时钟。
因此，只有外部输入端口都可以输出信号
驱动BUFGDLL我销。
时钟输出 -
时钟输出引脚O表示的延迟补偿
版本的源时钟（ I）信号。这个信号，源
由一个全局时钟缓冲器BUFG原语，它利用
专用全局时钟布线设备的资源。
该输出时钟具有50/50的占空比，除非
停用该占空比校正特性。
2个时钟输出 - CLK2X
输出引脚CLK2X提供倍频的时钟
具有自动50/50占空比校正。直到
CLKDLL取得锁时， CLK2X输出显示为
1个版本的输入时钟的一个25/75占空比。这
行为使DLL上正确的边缘与锁定
对于源时钟。该引脚不可用的
CLKDLLHF原始。
CLKDLL原始引脚说明
该库CLKDLL元提供访问
一套完整的DLL执行功能时需要
更复杂的应用程序与该DLL。
时钟分频输出 - CLKDV
时钟分频输出引脚CLKDV提供了一个较低的
频率版本的源时钟。该CLKDV_DIVIDE
属性控制CLKDV使得源时钟
除以N ，其中N可以是1.5 ，2， 2.5 ，3，4 ，5，8 ，或16 。
此功能提供了自动占空比校正。该
CLKDV输出引脚具有50/50占空比的所有值
4模块2
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源时钟输入 - CLKIN
CLKIN引脚为用户提供时钟源（时钟
信号的DLL的操作在其上），以该DLL。在CLKIN
频率必须在数据表中指定的范围。
全局时钟缓冲器（ BUFG ）从另一个CLKDLL驱动
DS001-2 （ V2.8 ） 2008年6月13日
产品speci fi cation
www.xilinx.com
