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R
的Spartan- II FPGA系列：功能描述。
时钟周期。该DLL运行可靠的输入
具有高达1毫微秒的频率漂移波形 - 的订单
超过该大小需要支持任何晶体
振荡器的行业。然而，周期到周期抖动
必须保持在小于300 ps的中低频和
150 ps的用于高频。
启动延时物业
这个属性， STARTUP_WAIT ，呈现真值
或FALSE （默认值） 。为TRUE时启动
顺序如下设备配置暂停在
用户指定的点直到在DLL锁定。
XAPP176
:
配置和的Spartan- II的回读和
的Spartan- IIE家庭
解释这是如何导致拖延
DONE引脚的说法，直到DLL锁。
输入时钟的变化
变化超出了输入时钟的周期
最大漂移量需要的手动复位
CLKDLL 。故障复位DLL将产生一个不可靠的
锁定信号和输出时钟。
因此能够停止输入时钟在具有小的方式
冲击到该DLL。停止时钟应限于
小于约100
μs
保持设备冷却到一个
最小和保持目前的自来水设定的有效性。
时钟应在一个低阶段被停止，并且当
恢复了完整的高级阶段应该可以看出。在这
时间锁定将维持高位并保持高的时候
时钟恢复。如果这些条件不能在满足
设计中，应用一个手动复位到DLL后重新启动
输入时钟，即使LOCKED信号没有改变。
当时钟停止时，一到四个以上的时钟仍然会
被观察为延迟线被刷新。当该时钟是
重新启动后，输出时钟将不会被一个观察
四个时钟作为延迟线被充满。最常见的
情况下，会出现两个或三个时钟。
以类似的方式，在输入时钟的相移也
可能。相移将传播到输出1到
四个时钟原来的后移，以在不中断
CLKDLL控制。
DLL位置约束
该DLL文件分发，这样有一个DLL中的每个
转角的装置。位置约束LOC ，附
到DLL原始的数字标识符0 ，1，2 ，或3 ，
控制DLL的位置。在四个DLL的方向和
其相应的时钟资源将出现在
图27 。
组委会属性使用以下表格。
LOC = DLL2
GCLKPAD3
DLL3
GCLKBUF3
GCLKPAD2
DLL2
GCLKBUF2
GCLKBUF1
DLL1
GCLKPAD1
GCLKBUF0
DLL0
GCLKPAD0
输出时钟
由于在DLL引脚说明前面提到的，一些
有限制条件有关的输出的连接
销。 DLL的时钟输出可以驱动一个OBUF ，一个全球性的
时钟缓冲器BUFG ，或直接路由到目的地时钟
销。唯一的BUFGs该DLL的时钟输出可以驱动
是两个器件（顶部或底部）的同一边缘。
一个DLL输出能驱动多个OBUF ;不过，
这增加了倾斜。
不使用DLL输出时钟信号，直至激活后
锁定信号。之前的激活
LOCKED信号， DLL输出时钟无效，
可以表现出毛刺，毛刺或其他虚假的运动。
DS001_27_061308
图27：
dll的方向
设计注意事项
使用下面的设计考虑，以避免陷阱和
提高成功与赛灵思器件进行设计。
输入时钟
一个DLL的输出时钟信号，本质上是一个延迟
版本的输入时钟信号的，反映了任何不稳定
在输出波形与输入的时钟。由于这个原因，
该DLL输入时钟的质量直接关系到质量
由DLL所产生的输出时钟波形。该DLL
输入时钟的要求在指定的
"DLL时间
Parameters"
该数据表的部分。
在大多数系统中的晶体振荡器产生的系统
时钟。该DLL可以与任何商购可使用
可用的石英晶体振荡器。例如，大多数晶体
振荡器产生具有一频率的输出波形
宽容的100 PPM ，这意味着在0.01 ％的变化
DS001-2 （ V2.8 ） 2008年6月13日
产品speci fi cation
www.xilinx.com
4模块2
30
