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R
的Spartan- II FPGA系列：功能描述。
DATA [7 ：0]的
CCLK
写
忙
M1 M2
M0
M1 M2
M0
的Spartan- II
FPGA
D0:D7
CCLK
写
忙
CS(0)
CS
节目
330Ω
DONE
INIT
节目
DONE
INIT
GND
CS(1)
的Spartan- II
FPGA
D0:D7
CCLK
写
忙
CS
节目
DONE
INIT
GND
DS001_18_060608
图18：
从并行配置电路图
多的Spartan- II FPGA能够使用可配置
从并行模式，并作出启动
同时。以这种方式配置多台设备，
连线个人CCLK ，数据，写，和BUSY引脚
所有的设备并联。各个装置都装
分别通过认定依次在每个器件的CS引脚
和写入相应的数据。同步到DONE启动
定时被用于确保在启动序列不
开始，直到所有的FPGA已经被加载。看
"Start镜头， "
第19页。
对于本示例，用户握住WRITE和CS
低整个的写操作的顺序。注意
当CS被置在连续个CCLK ，写操作必须
留任何断言或解除断言。否则中止
将被启动，如在接下来的章节。
1.驱动器上的数据D0- D7 。请注意，为了避免争，
数据源不应该被启用，而CS为低电平
并写为高。同样，虽然写的是高，不
多个设备的CS应被认定。
2.在CCLK的上升沿：如果BUSY为低电平时，数据是
接受了这个时钟。如果BUSY为高电平（从以前的
写）时，数据不被接受。验收会，而不是
发生在第一个时钟后， BUSY变为低电平，而
数据必须被保持，直到出现这种情况。
3.重复步骤1和2直到所有的数据已被发送。
4.去断言CS和WRITE 。
写
当使用从并行模式，写操作发送
字节宽的配置数据到FPGA的数据包。
图19 ，第25页
示出的写序列的流程图
用于将数据加载到了Spartan- II FPGA 。这是一
扩大在"Load配置数据Frames"块
图11 ，第18页。
用于写入操作的时序示
in
图20 ，第26页。
DS001-2 （ V2.8 ） 2008年6月13日
产品speci fi cation
www.xilinx.com
4模块2
24
