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R
的Spartan- II FPGA系列：功能描述。
设计实现
位0 （ TDO完）
第1位
第2位
TDO.T
TDO.O
顶边的IOB（从右到左）
左边缘的IOB（从上到下）
MODE.I
在布局和布线工具（ PAR ）自动提供
在本节实现流程描述。该
分区需要的EDIF网表的设计和地图
逻辑到FPGA的架构资源（ CLB中
和IOB的，例如） 。砂矿然后确定
基于这些模块的最佳位置了
互连和期望的性能。最后，该
路由器相互连接的块。
在PAR算法，支持全自动的实现
大部分的设计。对于高要求的应用，然而，
用户可以锻炼过不同程度的控制
流程。用户分区，布局和布线
在设计输入过程中随意指定的信息
流程。高度结构化设计的实现
可以从基本的布局规划受益非浅。
实施软件集成时序驱动
布局和布线。设计师指定计时
沿设计输入过程中整个路径的要求。该
在PAR时序路径分析程序，然后识别出这些
用户指定的要求，并适应他们。
时序要求输入的形式直接相关
对系统的要求，如目标时钟
频率，或这两者之间的最大允许延迟
寄存器。以这种方式，整个系统的性能
沿着整个信号路径被自动量身定做
用户生成的规格。具体的时序信息
对于单个网络是不必要的。
底边的IOB（从左至右）
右边缘的IOB（自下而上）
（ TDI完）
BSCANT.UPD
DS001_10_032300
图10：
边界扫描序列位
开发系统
由赛灵思ISE支持的Spartan- II FPGA中
开发工具。针对Spartan - II的基本方法
FPGA设计包括三个相互关联的步骤：设计
项，实现和验证。行业标准
工具用于设计输入和仿真，而赛灵思
提供专有架构的专用工具
实施。
赛灵思开发系统下的一个单一的集成
图形化界面，为设计人员提供一个共同的
用户界面，无论他们选择进入和
验证工具。该软件简化的选择
用下拉菜单和上线实施方案
HELP 。
对于HDL设计输入，赛灵思FPGA开发
系统提供接口，多个综合设计
环境。
一个标准的接口文件规范，电子设计
交换格式（ EDIF ） ，简化了文件传输到与
从开发系统。
通过标准统一的库支持的Spartan- II FPGA中
功能。这个库包含超过400元，并
宏，从2输入端与门16位
蓄能器，包括算术函数，
比较器，计数器，数据寄存器，解码器，编码器，
I / O功能，锁存器，布尔函数，多路复用器，移
寄存器和桶式移位器。
设计环境支持层次化设计输入。
这些分层的设计元素都自动
通过实施工具相结合。不同的设计
入门工具可以分层设计中结合起来，
因此允许使用最方便的输入方法
对于设计的每个部分。
设计验证
除了常规的软件仿真， FPGA用户
可以使用在电路调试技术。由于赛灵思
设备是无限可重编程，设计可
实时而不需要大量的套验证
软件仿真向量。
开发系统支持软件仿真
而在电路调试技术。对于仿真，则
系统提取的布局后的时序信息
设计数据库和后台标注此信息到
网表以供仿真使用。或者，用户
可以验证使用该设计的时序关键部
静态时序分析器。
对于在线调试，开发系统包括
下载电缆，其连接在FPGA中的目标
制到个人计算机或工作站。下载后，
设计到FPGA中，设计者可以读回
触发器的内容等观察内部逻辑
状态。简单修改可以被下载到
系统在几分钟之内。
DS001-2 （ V2.8 ） 2008年6月13日
产品speci fi cation
www.xilinx.com
4模块2
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