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R
的Spartan- II FPGA系列：功能描述。
默认情况下，这些操作都同步到CCLK 。
整个启动序列，持续8个周期，称为
C 0 -C 7 ，之后加载的设计是全功能的。该
为启动默认时序示于上半
图13 。
四则运算可以被选择来切换上
的任何CCLK周期的C1-C6通过中的赛灵思的设置
软件。粗线显示的默认设置。
串行模式
有两种串行配置模式：在主串
模式下，FPGA控制由配置过程
驱动CCLK作为一个输出端。在从串模式下，FPGA
被动地从外部代理接收CCLK作为输入
（例如，微处理器，CPLD或FPGA第二的高手
模式），其控制配置过程。在这两种
方式中，FPGA是通过装载每一个位构成
CCLK周期。每个配置数据字节的最高位是
一直写到DIN引脚第一。
SEE
图14
对于序列数据装入所述
的Spartan- II FPGA串行。这是"Load的膨胀
在配置数据Frames"块
图11 。
注意
CS和WRITE通常在串行不使用
配置。为了确保成功加载FPGA中，
在串行不切换写在CS为低电平
配置。
默认周期
启动CLK
相
0
1
2
3
4
5
6 7
DONE
GTS
GSR
GWE
初始化后，
变高
同步到DONE
启动CLK
相
0
1
2
3
4
5
6 7
用户装入一张
CON组fi guration
对下位
CCLK上升沿
DONE高
DONE
GTS
GSR
完
CON组fi guration
数据文件？
No
是的
为了CRC校验
DS001_14_042403
图14：
加载串行模式配置数据
GWE
DS001_13_090600
图13 ：
启动波形
底部半
图13
显示了另一种常用
用过的版本被称为起动定时的
同步到DONE 。这个版本使得GTS ， GSR和
GWE事件须待DONE引脚变为高电平。
这个时间对于多个FPGA的菊花链重要
在串行模式中，因为它确保所有的FPGA经过
启动起来，毕竟他们的DONE引脚已经偏高。
同步到DONE时机选择通过设置GTS ， GSR ，
和GWE周期为一个值DONE的配置中的
选项。这会导致这些信号转变的一个时钟
周期后进行的外部转变为高。
DS001-2 （ V2.8 ） 2008年6月13日
产品speci fi cation
www.xilinx.com
4模块2
20
