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R
的Spartan- II FPGA系列：功能描述。
3-State
线
CLB
CLB
CLB
CLB
DS001_07_090600
图7：
BUFT连接到专用卧式公交线路
时钟分配
了Spartan- II系列提供了高速，低抖动时钟
通过主全局布线资源分配
如上所述。一个典型的时钟分配网络显示在
网络连接gure 8 。
提供了四个全球性缓冲， 2处的顶部中心
装置和2在底部中心。这些驱动四个
主要的全球网络，反过来推动任何时钟引脚。
设置四个专用时钟垫，一个相邻于
每个全局缓冲区。输入到全局缓冲器是
无论是从这些垫或从信号中选择
通用路由。全局时钟管脚没有
选项为内部弱上拉电阻。
全球
钟表行
GCLKPAD3
GCLKBUF3
GCLKPAD2
GCLKBUF2
网络。该DLL监测输入时钟和
分布式时钟，并自动调整时钟延迟
元素。时间会被延迟，使得时钟
边缘到达内部触发器后，正好一个时钟周期
它们在输入到达。这个闭环系统有效
消除时钟分配延迟，确保时钟
边缘到达内部触发器同步于时钟
缘到达输入。
除了消除时钟分配延迟，该DLL
提供多个时钟域的先进控制。该
DLL提供时钟源四个正交相位，
可以增加一倍的时钟，或1.5 ，2， 2.5 ，3，4分钟，
5，8，或16，它具有六个输出。
该DLL也作为时钟镜子。通过驱动
从DLL片，然后再打开， DLL输出
可用于纠偏在多个板级时钟
的Spartan- II器件。
为了保证系统时钟运行
之前正确的FPGA配置后启动，
该DLL可以延迟完成的结构的
过程直到它取得了锁。
全局时钟
COLUMN
全局时钟
脊柱
边界扫描
的Spartan- II器件支持所有强制boundary-
扫描IEEE标准1149.1规定的说明。一
测试访问端口（TAP ）和寄存器中提供的
实施EXTEST ， SAMPLE / PRELOAD和BYPASS
指令。咨询方案还支持两种USERCODE
指令和内部扫描链。
在TAP使用专用的封装引脚始终运行
使用LVTTL 。对于TDO使用LVTTL运行， V
CCO
对于银行2必须是3.3V 。否则， TDO切换
轨到轨地面和V之间
CCO
。 TDI ， TMS和TCK
有一个默认的内部弱上拉电阻和TDO有
没有默认值电阻。流选项允许设置任何的
四个TAP引脚有一个内部上拉，下拉，或
两者都不是。
GCLKBUF1
GCLKPAD1
GCLKBUF0
GCLKPAD0
DS001_08_060100
图8：
全局时钟分配网络
延迟锁定环（ DLL ）
与每个全局时钟输入缓冲器是一个完全
数字延迟锁定环（ DLL） ，可以消除歪斜
时钟输入焊盘和内部时钟输入管脚之间
在整个设备中。每个DLL可以驱动两个全局时钟
DS001-2 （ V2.8 ） 2008年6月13日
产品speci fi cation
www.xilinx.com
4模块2
13
