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斯巴达和Spartan- XL FPGA系列数据手册
CLB信号从它们最初来源于有
所示
表10 。
表10：
双口RAM的信号
RAM信号
D
A[3:0]
功能
DATA IN
读取地址为
单端口。
写地址
单端口和
双端口。
DPRA [3 ：0]的
WE
WCLK
SPO
DPO
读取地址为
双端口
写使能
时钟
单端口输出
（地址由A [ 3 ： 0 ] ）
双端口输出
（由解决
DPRA [3： 0]）的
G[4:1]
CLB信号
DIN
F[4:1]
R
附连到RAM或ROM的符号，如在所描述的
图书馆指南。如果没有定义，所有的内存内容都初始化
到零，在默认情况下。
只发生在设备配置RAM的初始化。
RAM内容不受GSR 。
在使用RAM里面的CLB更多信息
三个应用说明可从赛灵思的显示
坏话同步（边沿触发） RAM ：
＆ QUOT ;赛灵思边沿时触发
复位此输出和双端口RAM的能力， " "Implementing的FIFO
赛灵思RAM ， "
和
＆ QUOT ;同步和异步FIFO
Designs."
所有这三个应用笔记适用于该请不要过多
棕褐色和Spartan-XL系列。
快速进位逻辑
SR
K
F
OUT
G
OUT
每个CLB F- LUT和G -LUT包含专用运算
逻辑用于快速产生进位和借位信号。
这种额外的输出被传递给在函数发生器
相邻的CLB 。进位链是独立的正常
布线资源。 （见
图15. ）
专用快速进位逻辑极大地提高了效率
和的加法器，减法器，累加器性能
比较器和计数器。这也开启了大门，许多
涉及算术运算，其中的新的应用程序
前几代的FPGA都不够快或过
效率不高。高速的地址偏移量计算，微
处理器或图形系统，和高速加法
数字信号处理是两个典型的应用程序。
两个4输入功能发生器可以配置成一个
2位加法器，内置隐藏携带，可以说扩大
到任意长度。这种专用的进位电路的这么快，
高效率，传统的加速方法，如随身携带gen-
中心提供全方位/传播是无意义的，即使在16位的电平，
和在32位级别的边际效益。这种快速进位
逻辑是斯巴达的更显著的特征之一
该RAM16X1D原用于实例化双端口
RAM包括一个上部和下部的16× 1存储器阵列。
地址端口标记为A [3：0 ]提供两个读和
写地址的低存储器阵列，其行为
作为16× 1单端口RAM阵列中所述相同的
以前。单端口输出（ SPO）作为数据输出
对于低存储器。因此， SPO体现在数据
针对A [ 3 ： 0 ] 。
其他地址端口，标记为DPRA [3：0 ]为双端口
读取地址，以供读地址为上层
内存。写地址对于该存储器，但是，
来自地址A [ 3：0] 。双端口输出（ DPO ）提供
作为数据输出为上层存储器。因此， DPO
反映在地址DPRA数据[3：0 ] 。
通过使用A [3：0 ]的写地址和DPRA [3：0 ]的
读出地址，并且仅读取了DPO输出，一个FIFO那
可读写同时容易产生。该
同时读/写功能可能与
双端口RAM可以提供有效的数据吞吐量的两倍
把一个单端口RAM交替的读取和写入操作
系统蒸发散。
为双端口RAM模式的时序关系是
所示
图13 。
注意，写入操作到RAM是同步
（边沿触发） ;然而，数据访问是异步的。
在FPGA配置初始化RAM
在Spartan / XL RAM和ROM的实现
家庭设备配置过程中初始化。最初的
内容是通过INIT属性或属性定义
16
CLB
CLB
CLB
CLB
CLB
CLB
CLB
CLB
CLB
CLB
CLB
CLB
CLB
CLB
CLB
CLB
DS060_15_081100
图15：
现有的Spartan / XL进位传播
路径
DS060 （ V1.8 ） 2008年6月26日
产品speci fi cation
www.xilinx.com
