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斯巴达和Spartan- XL FPGA系列数据手册
16 ×1单端口配置包含一个RAM
阵列16的位置，每一个位宽。其中4位
地址译码器决定写RAM中的位置
和读取操作。有一个输入端用于将数据写入
和一个输出端用于读取数据时，所有在所选择的
地址。
（16× 1）× 2单端口配置将两个
16× 1单端口配置（每个按
前面的描述） 。有一个数据输入，一个
数据输出和一个地址解码器，用于每个阵列。
这些阵列可独立寻址。
32× 1单端口配置包含一个RAM
阵列的32个，每一个位宽。有一
数据输入端，一个数据输出端，和一个5位的地址
解码器。
双端口模式的16× 1配置包含一个
RAM阵列与16个存储单元，每一个位宽。那里
有两个4位的地址译码器，每个端口一个。一
端口由一个输入用于写入和用于输出的
读书，都在一个选定的地址。另一端口
由一个输出，用于从读
独立选择的地址。
R
表9 ：
单端口RAM的信号
RAM信号
D0或D1
A[3:0]
A4纸（32× 1只）
WE
WCLK
SPO
功能
DATA IN
地址
地址
写使能
时钟
单端口输出
（数据输出）
n
CLB信号
DIN或H1
F [ 4：1]或G [4： 1]
H1
SR
K
F
OUT
或G
OUT
写入行
SELECT
A [ N-1 ： 0 ]
n
内存配置模式下选用合适的
定的设计应根据定时和资源
要求，期望的功能，以及所述简单
设计过程。选择标准包括以下内容：
而32× 1单端口， （16× 1 ）×2的单端口，
而16 ×1的双端口配置各使用一整
CLB ， 16× 1单端口配置只使用一半
的CLB 。由于它的同时读/写能力，则
双端口RAM可以作为赎罪传输两倍的数据
GLE端口RAM ，允许在任何只有一个数据操作
给定的时间。
CLB内存配置选项以点
在设计输入相应的库符号。
单端口模式
有三个CLB内存配置为赎罪
GLE端口RAM ： 16× 1 ， （16× 1 ）×2 ，和32× 1，功能
组织，其中示出了
图12 。
的单端口RAM的信号和CLB信号（图
2,
第4页）
从它们最初衍生示于
表9 。
WE
D0或D1
输入寄存器
16 x 1
32 x 1
RAM阵列
写
控制
读
OUT
读取行
SELECT
SPO
DS060_12_043010
WCLK
注意事项：
1. （16× 1） ×2构造结合了两个16× 1单端口
公羊，每一个都有自己独立的地址总线和数据
输入。相同的WE和WCLK信号连接到两个
的RAM 。
2. n = 4时为16× 1和（16× 1 ）×2配置。每组5为
32× 1的配置。
图12：
逻辑图的单端口RAM
数据写入到单端口RAM本质上是相同
作为写入数据寄存器。它是个边缘触发（同步
异步的）通过将一个地址进行操作
在A输入数据到D输入的有效边沿时
WCLK的，而我们是高。
的定时关系示于
图13 。
高
在WE逻辑电平使输入数据寄存器进行写操作。
WCLK的有效边沿锁存的地址，输入数据及
和WE信号。然后，将产生一个内部写脉冲
这将数据加载到存储器单元。
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DS060 （ V1.8 ） 2008年6月26日
产品speci fi cation
