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TMS320C6713B
浮点数字信号处理器
SPRS294B - 2005年10月 - 修订2006年6月
多通道缓冲串行端口时序（续）
定时为FSR的要求时GSYNC = 1（参照图60）
PYP-200,-225
GDP /知柏地黄丸-225 ， -300
PYPA -167 ， -200
GDPA / ZDPA -200
民
1
2
TSU （ FRH - CKSH ）
日（ CKSH - FRH ）
建立时间， FSR CLKS高前高
保持时间， CLKS高后FSR高
4
4
最大
ns
ns
号
单位
CLKS
1
FSR外部
CLKR / X的（不需要重新同步）
CLKR / X （需要重新同步）
2
图60. FSR时序当GSYNC = 1
定时为SPI主设备或从需求的McBSP ： CLKSTP = 10B ， CLKXP = 0
（参见图61）
PYP-200,-225
GDP /知柏地黄丸-225 ， -300
PYPA -167 ， -200
GDPA / ZDPA -200
主
民
4
5
TSU （ DRV- CKXL ）
日（ CKXL - DRV ）
建立时间， DR前CLKX低有效
保持时间， DR后CLKX低电平有效。
12
4
最大
SLAVE
民
2 6P
5 + 12P
最大
ns
ns
号
单位
§在NS P = 1 / CPU时钟频率。例如，在300 MHz的运行部件时，使用P = 3.3纳秒。
对于所有SPI从机模式， CLKG通过设置CLKSM = CLKGDV = 1编程为CPU时钟的1/2。
邮政信箱1443
休斯敦，得克萨斯州77251-1443
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