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TMS320C6713B
浮点数字信号处理器
SPRS294B - 2005年10月 - 修订2006年6月
多通道缓冲串行端口时序（续）
开关特性在推荐工作条件下的多通道缓冲串口
（参见图59）
PYP-200,-225
GDP /知柏地黄丸-225 ， -300
PYPA -167 ， -200
GDPA / ZDPA -200
民
1
2
3
4
9
12
13
TD （ CKSH - CKRXH ）
TC （ CKRX ）
总重量（ CKRX ）
TD （ CKRH - FRV ）
TD （ CKXH - FXV ）
TDIS （ CKXH - DXHZ ）
TD （ CKXH - DXV ）
延迟时间， CLKS高到CLKR / X高为内部CLKR / X的产生
CLKS输入
周期时间， CLKR / X
脉冲持续时间， CLKR / X高或CLKR / X低
延迟时间， CLKR高到内部FSR有效
延迟时间， CLKX高到内部FSX有效
禁止时间， DX高阻抗下最后一个数据位
从CLKX高
延迟时间， CLKX高到DX有效。
延迟时间， FSX高到DX有效。
14
TD （ FXH - DXV ）
仅适用于数据延迟0时（ XDATDLY = 00B ）
模式
CLKR / X INT
CLKR / X INT
CLKR INT
CLKX INT
CLKX分机
CLKX INT
CLKX分机
CLKX INT
CLKX分机
FSX INT
FSX分机
1.8
2P§
C 1#
2
2
2
1
1.5
3.2 + D1||
0.5 + D1||
1
2
最大
10
ns
ns
C + 1#
3
3
9
4
10
4 + D2||
10+ D2||
7.5
ns
11.5
ns
ns
ns
ns
ns
号
参数
单位
CLKRP = CLKXP = FSRP = FSXP = 0。如果任何信号的极性反转，然后该信号的定时基准，也反转。
最小延迟时间也代表了最小输出保持时间。
§在NS P = 1 / CPU时钟频率。例如，在300 MHz的运行部件时，使用P = 3.3纳秒。
§最小CLKR / X周期的两倍CPU周期时间（ 2P ），而不是速度超过75 Mbps的（ 13.3纳秒） 。这意味着它们的最大位速率为
McBSP的和其他设备之间的通信是75 Mbps的167 - MHz和225 MHz的CPU时钟或50 Mbps的100 - MHz的CPU时钟;
其中McBSP的是无论是主机或从机。必须小心，以确保此数据表中指定的AC时序得到满足。该
最大比特率的McBSP到McBSP的通信是67 Mbps的;因此，最小CLKR / X的时钟周期可以是在CPU周期的两倍
时间（2P） ，或15纳秒（ 67兆赫） ，取其值是较大的。例如，在150兆赫（P = 6.7纳秒）的运动部件时，可使用15纳秒的最低
CLKR / X的时钟周期（通过设置适当的CLKGDV比率或外部时钟源） 。当在60兆赫（ P = 16.67纳秒）的运动部件，使用2P =
33毫微秒（30兆赫）作为最小CLKR / X的时钟周期。的最大位速率为McBSP的到McBSP的通信适用于当串行端口
是时钟和帧同步硕士（与CLKR连接到CLKX ， FSR连接到FSX ， CLKXM = FSXM = 1， CLKRM = FSRM
= 0 ）的数据延迟1或2模式（ R / XDATDLY = 01B或10B ）和其它设备的多通道缓冲串口通信，是一个奴隶。
＃ C = H或L
S =采样率发生器输入时钟= 2P如果CLKSM = 1 （ P = 1 / CPU时钟频率）
=采样率发生器输入时钟= P_clks如果CLKSM = 0 （ P_clks = CLKS期）
H = CLKX高脉冲宽度=（ CLKGDV / 2 + 1） * S如果CLKGDV是偶数
= （ CLKGDV + 1 ） / 2 * S如果CLKGDV是奇数或零
L = CLKX低脉冲宽度= （ CLKGDV / 2 ） * S如果CLKGDV是偶数
= （ CLKGDV + 1 ） / 2 * S如果CLKGDV是奇数或零
CLKGDV应适当地设定，以确保McBSP的比特率不超过最大限制（见上文脚注） 。
||额外的延迟，从CLKX高到DX有效适用
只
到的设备的第一个数据位，当且仅当DXENA = 1的SPCR 。
如果DXENA = 0，则D 1 = D 2 = 0的
如果DXENA = 1，则D1 = 2P ， D2 = 4P
邮政信箱1443
休斯敦，得克萨斯州77251-1443
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