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时钟
表60.建行倍频
的二进制值
LA [ 28:31 ]信号
0000
0001
0010
0011
0100
0101
0110
0111
建行：系统时钟比率
16:1
版权所有
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3:1
4:1
5:1
6:1
版权所有
的二进制值
LA [ 28:31 ]信号
1000
1001
1010
1011
1100
1101
1110
1111
建行：系统时钟比率
8:1
9:1
10:1
版权所有
12:1
版权所有
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19.3
e500内核PLL比率
表61
介绍了e500内核复杂的总线（ CCB）和e500内核的时钟之间的时钟比率。这
比由LBCTL ，拉莱和LGPL2的通电时的二进制值来确定，如图
表61 。
表61. e500内核，以建行倍频
的二进制值
LBCTL ，拉莱，
LGPL2信号
000
001
010
011
的二进制值
LBCTL ，拉莱，
LGPL2信号
100
101
110
111
e500内核：建行倍频
e500内核：建行倍频
4:1
版权所有
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3:2
2:1
5:2
3:1
7:2
19.4
PCI时钟
关于PCI_CLK规格，请参考
2.2 PCI本地总线规范。
使用PCI_CLK是可选的，如果系统时钟是在33-66 MHz范围内。如果系统时钟超出这个
范围，然后使用PCI_CLK的要求作为单独的PCI时钟源，异步相对于
系统时钟。
MPC8533E的PowerQUICC III集成处理器的硬件规格，第3版
飞思卡尔半导体公司
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