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时钟
19时钟
本节介绍MPC8533E的PLL配置。注意，平台时钟是相同
以核心复杂的总线（ CCB）的时钟。
19.1
时钟范围
表58
提供的定时规范为处理器核心和
表59
提供时钟
规格为存储器总线。
表58.处理器内核时钟规格
最大处理器，核心频率
特征
667
民
e500内核处理器频率
667
最大
667
800兆赫
民
667
最大
800
1000兆赫
民
667
最大
1000
1067兆赫
民
667
最大
1067
兆赫
1, 2
单位
笔记
注意事项：
1.
注意事项：
建行系统时钟比和e500内核，以建行的比例设置，必须选择使得所产生的系统时钟
频率的e500 （核心）频率，和CCB频率不超过各自的最大或最小操作
频率。请参阅
第19.2节， “建行/系统时钟PLL比”
和
第19.3节， “ e500内核PLL比”
对比率的设置。
2.最小e500内核频率是基于333兆赫的最低平台频率。
表59.内存总线时钟规格
最大处理器内核
频率
特征
667 ， 800 ， 1000 ， 1067 MHz的
民
内存总线时钟速度
166
最大
266
兆赫
1, 2
单位
笔记
注意事项：
1.
注意事项：
建行时钟SYSCLK比和e500内核，以建行的时钟比率的设置必须选择使得所得
SYSCLK的频率的e500 （核心）频率，和CCB时钟频率不超过各自的最大或最小值
工作频率。请参阅
第19.2节， “建行/系统时钟PLL比”
和
第19.3节， “ e500内核PLL比”
对比率
设置。
2.内存总线速度的一半DDR / DDR2的数据速率，因此，上半年该平台的时钟频率。
19.2
建行/ SYSCLK PLL比率
建行时钟驱动e500内核复杂的总线（ CCB）的时钟，并且也被称为平台
时钟。使用下面的复位信号被设置建行的频率（见
表60 ） ：
系统时钟输入信号
在上电时的LA [ 28:31 ]二进制值
请注意，没有默认此PLL的比例;这些信号必须拉至所需的值。另外请注意
该DDR数据传输速率是决定因素在选择建行总线频率，由于建行
频率必须等于DDR的数据传输速率。
MPC8533E的PowerQUICC III集成处理器的硬件规格，第3版
90
飞思卡尔半导体公司
