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TLV320DAC3120
SLAS659 - 2009年11月
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表5-22 。 PLL配置实例
PLL_CLKIN （兆赫）
f
S
= 44.1千赫
2.8224
5.6448
12
13
16
19.2
48
f
S
= 48千赫
2.048
3.072
4.096
6.144
8.192
12
16
19.2
48
1
1
1
1
1
1
1
1
4
3
4
3
2
4
1
1
1
1
14
7
7
7
3
7
5
4
7
0
0
0
0
0
1680
3760
4800
1680
7
7
7
7
4
7
7
7
7
2
2
2
2
4
2
2
2
2
128
128
128
128
128
128
128
128
128
1
1
1
1
1
1
4
3
3
1
1
1
1
1
10
5
7
6
5
4
7
0
0
560
3504
2920
4100
560
3
3
3
6
3
3
3
5
5
5
3
5
5
5
128
128
128
104
128
128
128
PLLP
PLLR
PLLJ
PLLD
MDAC
NDAC
DOSR
5.8
5.8.1
数字音频和控制接口
数字音频接口
音频数据通过数字音频数据的主处理器和TLV320DAC3120之间传送
串行接口，或音频总线。此设备上的音频总线是非常灵活的，包括左或右对齐
数据的选择，因为我的支持
2
S或PCM协议，可编程的数据长度选项，一个TDM模式
多信道操作，非常灵活的主/从可配置为每个总线时钟线，并能够
直接与系统内的多个设备进行通信。
记
该TLV320AIC3102具有单声道的DAC ，其中从数字音频输入单声道数据
数据的串行接口作为左声道，右声道，或左侧和右侧的混合
信道作为（L + R ）÷ 2（页0 /寄存器63中，位D5- D4）。看
图1-1
对于信号
流DAC的块。
该TLV320DAC3120的音频总线可以为左对齐或右对齐进行配置，我
2
S， DSP，或TDM
操作中，在那里与标准电话的PCM接口通信的支持范围内的方式
TDM模式。这些模式都是MSB优先，数据宽度可编程为16 ， 20 ， 24或32位由
配置第0页/注册27位D5 - D4 。此外，该字时钟和位时钟可以是
在主或从模式，灵活的连接独立配置，以各种各样的
处理器。字时钟被用来定义一帧的开始，并且可以被编程为任
一个脉冲或方波信号。此时钟的频率对应于所选择的最大
DAC的采样频率。
比特时钟，用于在时钟及时钟输出的数字音频数据通过串行总线。当主
模式下，该信号可以被编程，通过控制比特时钟除法器，以产生可变的时钟脉冲
在第0页/寄存器30 （见
图5-16 ） 。
的比特时钟脉冲在一帧的数量可能需要调整
以适应不同的字长以及多个时TLV320DAC3120s支持的情况下
可以共享相同的音频总线。
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