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TLV320DAC3120
SLAS659 - 2009年11月
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PLL_CLK
MCLK
BCLK
DIN
DAC_MOD_CLK
DAC_CLK
CDIV_CLKIN
÷M
M = 1, 2, ..., 127, 128
GPIO1 （ CLKOUT ）
B0363-01
图5-18 。通用时钟输出选项
表5-21 。最大TLV320DAC3120时钟频率
时钟
CODEC_CLKIN
DAC_CLK （ DAC DSP时钟）
DAC_miniDSP_CLK
DAC_MOD_CLK
DAC_f
S
BDIV_CLKIN
CDIV_CLKIN
DVDD
≥
1.65 V
≤
110兆赫
≤
49.152兆赫
≤
49.152MHz与刚果（金）禁用
≤
48 MHz的DRC启用
6.758兆赫
0.192兆赫
55兆赫
100兆赫当M为奇数
110兆赫，当M是偶数
5.7.1
PLL
对于较低的功耗，最好是使用简单推导内部音频处理时钟
分频器。当输入的MCLK或其它时钟源不是音频处理的整数倍
时钟的话，就需要使用板载锁相环。该TLV320DAC3120小数分频PLL可用于
产生用于产生所需的DAC的处理时钟的内部主时钟和
miniDSP 。该PLL的可编程允许操作从各种各样的时钟可能的
可在系统中。
PLL输入时钟支持不同从512 kHz到20 MHz和注册是可编程的，使
发电所需的采样率与精细分辨率。该PLL可以通过写入页面开启0 /
寄存器5 ， D7位。当PLL被使能时，PLL输出时钟PLL_CLK由下式给出
公式：
PLL_CLKIN
R
J.D
PLL_CLK
=
P
(6)
哪里
R = 1，2， 3，...， 16（页0 /寄存器5中，缺省值= 1）
J = 1，2， 3，...， 63 ， （0页/寄存器6中，缺省值= 4）的
D = 0，1， 2，...， 9999 （第0 /寄存器7和8中，缺省值= 0）
P = 1 ，2，3 ，...，8 （页0 /寄存器5中，缺省值= 1）
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