ADC08B200 / ADC08B200Q
一旦因为产品发布的一部分，这取决于上调
在正常的制造过程的容差，可能会导致
大部分某些生产奔跑不正常远远低于
3.0V.
而所有用品可以是相同的电压，该数字
电源（V
D
） ，则PLL的电源（V
P
）和输出驱动器电源
(V
DR
） ADC08B200应该不会比300毫伏高
以上所述的模拟电压（V
A
） 。此外，该输出驱动器
供应，V
DR
利用缓冲器仅当可以低至2.7V
和当缓冲区读时钟（ RCLK ）频率不高
50兆赫，因为输出压摆率降低低
V
DR
电压和输出眼可能不打开，足以
允许可靠的数据采集。
13.0布局和接地
正确的接地，所有信号的正确路径具有至关重要的
TiAl金属，以保证精确的转换。一个单一的，统一的地面
平面应该被使用。不拆的地平面。
在一般嘈杂的数字电路和之间的耦合
敏感的模拟电路可能会导致性能差，
看似不可能的隔离和补救。该溶液是
保持至少6彼此分离的所有行
倍于基准平面的高度，并保持
模拟电路以及从所述数字电路分开。
在DR GND连接到接地平面不应该使用
所使用的其它接地连接相同的贯通孔。
大功率数字元件不应靠近
任何模拟组件。
通常，模拟和数字线路应相互交叉
90 ，以避免让数字噪声进入模拟路径。在高
高频系统，但是，避免交叉模拟和dig-
ITAL线完全。时钟线应该从所有被隔离
其它线路，模拟和数字。即使是普遍接受的
90 °交叉，应避免使用，因为甚至有点耦合能
会导致在高频率的问题。最佳性能
高的频率，获得具有直的信号路径。
参考和模拟输入应该被隔离
嘈杂的信号走线，以避免杂散信号耦合到
的输入。任何外部组件（例如，一个滤波电容）
连接转换器的输入端与地之间应
被连接到一个非常干净的点在所述接地平面和
优选具有2至4个通孔的紧密间隔。
14.0动态性能
该ADC08B200是交流测试和动态性能
得到保障。为了满足所公布的规格，时钟
源极驱动CLK输入必须具有尽可能少的抖动POS-
sible 。为了获得最佳的交流性能，每个时钟目的地
应通过一个单独的源来驱动，例如用一个时钟
分布芯片或与时钟树如可见
in
图5中。
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图5.隔离数字电路的ADC时钟
这是很好的做法，以保持ADC的时钟线尽可能短， POS-
sible ，并保持它远离其他信号，从而可以
引入抖动对时钟信号。该时钟信号还可以
噪声引入附近的信号路径。
15.0常见的申请问题
驱动输入（模拟或数字）之外的功率
电源轨。
对于正确的操作，所有的输入不应该去
超过300毫伏以下的接地引脚或300毫伏以上
电源引脚。超过上即使是短暂的，这些限制
依据可能导致故障或运行不稳定。它是并非罕见
纹为高速数字电路（例如， 74F和74AC DE-
恶习），以表现出冲了低于多伏
地面上。一个47Ω的电阻串联违规的数字输入
放，靠近驱动源，通常会消除
问题。
应注意不要过载的输入
ADC08B200 。这种做法可能会导致不准确的转换
政体甚至设备损坏。
试图发送一个高容量数字数据总线。
更电容输出驱动器必须收取
每次转换，更多的数字瞬时电流为重
quired从V
DR
和DR GND 。这些大的充电电流
尖峰耦合到模拟部分，从而降低动态
性能。缓冲中的数字数据输出可以是必要请
埃森如果数据总线电容超过10 pF的。动态
性能还可以通过加入12Ω到27Ω SE-改善
里斯电阻器在每个数字输出，降低了能源cou-
PLED返回到转换器的输入引脚。
使用不适当的放大器来驱动模拟输入。
正如上文
第2.0模拟输入，
有
尖峰电压在ADC的模拟输入。这些电压尖峰
可引起不稳定的用于驱动一个反馈型放大器
模拟输入。这些尖峰不必被过滤掉，但
应迅速解决。该放大器应该是速度不够快，
处理提交给它的频率，但不能如此之快，
会毫不迟疑地振荡。单极RC滤波器，如解释
in
第2.0模拟输入
将有助于确保放大器
稳定和准确的数据采集。
驱动V
RT
引脚或V
RB
引脚器件可
不是源或接收器通过所述梯所需的电流。
As
在提到
第1.0基准输入
护理应
采取一看就知道任何驱动装置可以输出足够
电流流入V
RT
引脚和散热器与足够的电流
V
RB
引脚。如果这些引脚没有比CAN设备驱动
处理所需的电流，这些参考引脚将不会
稳定，从而减少了动态性能。
使用的时钟源抖动过大，使用EX-
cessively长的时钟信号走线，或者有其他的信号
耦合到所述时钟信号的跟踪。
这将导致SAM-
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