CS4923/4/5/6/7/8/9
6.2.2摩托罗拉并行主模式
摩托罗拉并行主机模式与实现
CS，DS， R / W ，A [ 1：0] ，和DATA [7：0 ] 。表6
显示了引脚名称，引脚说明和引脚
在CS4923的每个信号的数/ 4/5 /6/7 /8/9 。
在摩托罗拉的主机接口模式下，主机接口
引脚作为低电平有效的片选， CS ，主动 -
低数据选通，DS和一个R / W控制信号。
内部的CS492X ， DS和CS的逻辑
相与。因此，在某些情况下， DS和CS可以
在外部与一个共同的主动 - 捆在一起
低频闪。否则，在很长的延迟解码器
方案中，读或写周期，可以终止
较早通过连接微处理器主动 -
低数据选通信号的CS492X DS和一个
推迟最后低电平有效芯片自主选择
在CS引脚。
当DSP写入一个字节到HOSTMSG
寄存器，控制的HOUTRDY位
寄存器设定为指示存在数据要
读取。在读周期期间， DATA [ 7：0]被驱动
当R / W为高和DS和CS都很低。
DATA [ 7：0]被释放与最早的CS或
DS变高。的的HOUTRDY位
控制寄存器清零，主机读取后
从HOSTMSG寄存器。
写周期发生R / W低后DS
和CS两个变低。在A [ 1 ： 0 ]地址引脚
选择寄存器的具体地址是
写入和DATA [7：0 ]携带将要写入的数据。
对于写周期，所述第一CS的和DS变高
锁存数据。数据必须充分举行
满足保持时间如在定时部分给出。
当主持人写的HINBSY设置
HOSTMSG寄存器。该位被清零时，
在HOSTMSG字节内部由读
DSP 。
引脚名称
CS
DS
读/写
A1
A0
INTREQ
DATA7
DATA6
DATA5
DATA4
DATA3
DATA2
DATA1
DATA0
引脚说明
芯片选择
数据选通
读或写使能
注册地址1
注册地址0
中断请求
数据位7
数据位6
数据位5
数据位4
数据位3
数据位2
数据位1
数据位0
引脚数
18
4
5
6
7
20
8
9
10
11
14
15
16
17
表6.摩托罗拉并行主模式引脚分配
6.3 SPI串行主机接口
对于SPI通信的CS4923 / 4/5 /6/7 /8/9
总是充当奴隶。串行SPI通信
与CS4923 / 4/5 /6/7 /8/9来完成同
5通讯线： CS ， SCCLK ， SCDIN ，
SCDOUT和INTREQ 。表7示出了针
命名，引脚说明每一个和PIN码
信号的CS4923 / 4/5 /6/7 /8/9 。 CS为有源
小片选，必须保持为低电平写入
和读取的部分。 SCCLK是输入到
CS492X ，在和移出器件上的时钟数据
其上升沿。 SCDIN是数据输入和应
上SCCLK的上升沿有效。 SCDOUT是
数据输出，并将会在上升沿有效
的SCCLK 。 INTREQ是一个开漏，低电平有效
被驱动为低电平的中断请求信号
CS492X当有数据要被读出。
引脚名称
CS
SCDIN
SCCLK
SCDOUT
INTREQ
引脚说明
芯片选择
串行数据输入
串行控制时钟
串行数据输出
中断请求
引脚数
18
6
7
19
20
表7. SPI串行模式引脚分配
36
DS262F2
