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莱迪思半导体公司
图2-8 。每个象限主时钟选择
架构
的LatticeECP / EC系列数据手册
20主时钟源： 12个PLL + 4的PIO + 4路由
1
DCS
DCS
4主时钟（ CLK0 ， CLK1 ， CLK2 ， CLK3 ）每个象限
1.较小的设备有较少的PLL相关的线路。
图2-9 。每个象限辅助时钟选择
20辅助时钟馈线： 4时钟输入垫+ 16路由信号
每个象限4次时钟
图2-10 。片时钟选择
主时钟
二级时钟
路由
GND
时钟
每片
SYSCLOCK锁相环（ PLL）的
PLL时钟输入，从引脚或路由，送入输入时钟分频器。有反馈三个来源显
纳尔到反馈分频器：从CLKOP （PLL内部） ，从时钟网（ CLKOP ）或者从一个用户时钟（ PIN或逻辑）。
有一个PLL_LOCK信号以指示VCO锁定到输入时钟信号。如图2-11所示
SYSCLOCK PLL示意图。
该装置的建立和保持时间可通过在反馈或输入路径编程的延迟得到改善
锁相环将提前或者延迟的输出时钟与参考时钟输入。这种延迟可以是亲
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