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莱迪思半导体公司
内存级联
架构
的LatticeECP / EC系列数据手册
可以使用的sysMEM EBR块创建的内存更大，更深层次的块。通常情况下，莱迪思设计工具
级联内存透明，基于特定网络连接的C设计的投入。
单，双和伪双端口模式
图2-15显示了四个基本内存CON连接gurations并将其输入/输出名称。在所有的sysMEM RAM
模式的输入数据和地址，端口被注册在存储器阵列的输入端。的输出数据
存储器任选在输出端注册。
图2-15 。的sysMEM EBR基元
ADA [ 12 ： 0 ]
DIA [17 ：0]
CLKA
CEA
DO [ 35 ： 0 ]
RSTA
WEA
CSA [2：0 ]
DOA [17 ：0]
亚行[ 12 ： 0 ]
DIB [17 ：0]
CEB
CLKB
RSTB
WEB
CSB [2 ：0]的
DOB [17 ：0]
AD [ 12：0]
DI [ 35 ：0]的
CLK
CE
RST
WE
CS [2：0 ]
EBR
EBR
单端口RAM
真正的双端口RAM
AD [ 12：0]
CLK
CE
RST
CS [2：0 ]
EBR
ADW [ 12 ： 0 ]
DI [ 35 ：0]的
CLKw
CEW
DO [ 35 ： 0 ]
WE
RST
CS [2：0 ]
ADR [ 12 ： 0 ]
EBR
DO [ 35 ： 0 ]
CER
CLKR
只读存储器
伪双端口RAM
在EBR存储器支持三种形式的单端口或双端口的写操作的行为：
1.
正常
- 对输出数据只出现在读周期。在写周期中，数据（在当前
地址）不会出现在输出中。该模式支持所有的数据宽度。
2.
通过写
- 输入数据的副本出现在同一端口在写周期的输出。这
模式都支持所有的数据宽度。
3.
读取写入前
- 当新数据被写入时，地址的旧的内容出现在输出端。
支持此模式为×9 ， ×18和对x36数据宽度。
记忆磁芯复位
在EBR存储器阵列采用锁存器在A和B的输出端口。这些闩锁可重置asynchro-
nously或同步。 RSTA和RSTB是本地的信号，这与复位端口A相关联的输出锁存器
和端口B ，分别。全局复位（ GSRN ）信号复位两个端口。输出数据锁存器和关联
ated重置两个端口，如图2-16所示。
2-13
