ADS61B23
SLAS582 - 2008年2月
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数字输出接口
ADS61B23输出12个数据位连同输出时钟。输出接口有两种并行CMOS或
DDR LVDS电平，可以使用串行寄存器位被选中
<LVDS CMOS>
或并联引脚SEN 。
CMOS并行接口
在CMOS模式下，输出缓冲器供应（ DRVDD ）可以在很宽的范围内操作从1.8伏至3.3伏
（典型值） 。每个数据位是独立的引脚为CMOS电平，每个时钟周期输出。
对于DRVDD
≥
2.2伏，它是推荐使用的CMOS输出时钟（CLKOUT）来锁存数据在接收
芯片。 CLKOUT的上升沿可以用来锁存数据在接收端，即使在最高采样速率
（ 125 MSPS ） 。因此建议以最小化负载电容由数据和时钟输出引脚用
短的走线到接收器。另外，匹配的输出数据和时钟跟踪以最小化它们之间的歪斜。
对于DRVDD < 2.2 V时，建议使用外部时钟（例如，输入时钟延迟以得到所需
建立/保持时间） 。
输出时钟的位置可编程
存在一个选项，以移（延迟）的输出时钟的位置，使得由400 ps的建立时间的增加
（典型的，对于指定的缺省定时） 。如果接收器需要更多的设置时间，这可能是有用的，
尤其是在高采样频率。此，可以通过串行接口寄存器位被编程
<CLKOUT_POSN>
（见
表7）。
输出缓冲力量可编程性
在瞬间开关噪声（由CMOS输出的数据转换）可以耦合到模拟输入
采样和降低信噪比。耦合和SNR恶化随着输出缓冲器驱动器是由
更强。为了最大限度地减少这种情况， ADS61B23 CMOS输出缓冲器的设计与控制，驱动力来
得到最佳的信噪比。默认驱动强度也保证范围内的数据稳定窗口负载电容最高5 pF
和DRVDD电源电压
≥
2.2 V.
为了确保广泛的数据稳定窗口，负载电容> 5 pF的，有一个选项，以增加驱动力
使用串行接口（ <DRIVE
STRENGTH> ，
SEE
表13）。
请注意，对于DRVDD电源电压< 2.2 V时，
建议使用最大驱动力（对于负载电容的任何值）。
CMOS模式下功耗
随着CMOS输出， DRVDD电流扩展的采样频率和每一个负载电容
输出引脚。当每个输出位0和1之间的每个时钟切换发生时的最大DRVDD电流
周期。在实际应用中，这种情况不大可能发生。实际DRVDD电流将被确定
通过输出的平均比特数的切换，它是采样频率的函数和的性质
模拟输入信号。
由于CMOS输出开关= C数字电流
L
×
DRVDD X （N X F
AVG
)
其中C
L
=负载电容，N
×
F
AVG
=输出位的平均数开关
图33
示出了具有在整个采样频率不同的负载电容中的电流在2MHz的模拟输入
频率。
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2008 ，德州仪器
