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CY7C1411JV18 ， CY7C1426JV18
CY7C1413JV18 ， CY7C1415JV18
包括从已开始就写周期的数据转发
以前的K时钟上升沿。
读访问，写访问必须安排这样
一个事务开始在任何时钟周期。如果两个端口都
在相同的K时钟上升沿选择时，仲裁依赖于
SRAM的先前状态。如果两个端口都选中，则
读端口的优先级。如果读发起于前
周期中，写端口的优先级（如读操作不能
发起了连续的周期） 。如果一个写发起的
前一循环中，读端口的优先级（如写入操作
不能在连续的周期开始） 。因此，断言
这两个端口选择从取消选择状态，会导致积极的替代方案
正在发起内廷读或写操作，与第一
访问是读。
± 15％是175和350之间
,
随着V
DDQ
= 1.5V 。该
输出阻抗调整后功率可达每天1024次
考虑到在电源电压和温度漂移。
随路时钟
提供的QDR -II回波时钟简化了数据采集
在高速系统中。通过生成两个回波时钟
QDR-II 。 CQ参照相对于C和CQ参照
相对于C，这些是自由运行的时钟，并同步
认列于QDR-II的输出时钟。在单时钟模式下，
CQ相对于产生的K和CQ与生成
对于K的定时反馈时钟显示在
开关特性
在第22页。
DLL
这些芯片使用一个延迟锁定环（DLL ）被设计成
120 MHz和规定的最大时钟之间的功能
频率。在上电期间，当DOFF连接到高电平时，
DLL后得到稳定的时钟的1024个周期锁定。 DLL可以
还通过降低或停止输入时钟K和K为复位
至少30纳秒。然而，它复位是没有必要的
DLL锁定到希望的频率。该DLL会自动
锁定后，一个稳定的时钟1024个时钟周期呈现。该
DLL可能通过施加地面的DOFF引脚被禁用。当
DLL被关闭时，该装置在QDR- I模式的行为（与
一个周期的延迟，并且更长的访问时间）。信息
请参考应用笔记“DLL
在注意事项
QDRII / DDRII “ 。
深度扩展
该CY7C1413JV18具有端口选择输入的每个端口。这
能轻松深度扩展。这两个端口选择采样
在正向输入时钟只（ K）的上升沿。每个端口
选择输入可以取消指定的端口。取消选择一个端口
不影响其它端口。所有未决的事务（读
写）完成之前，该设备被取消选择。
可编程阻抗
一个外部电阻RQ ，必须连接的ZQ引脚之间
SRAM上和V
SS
以允许的SRAM调整其输出
驱动器阻抗。 RQ的值必须是5倍的价值
意线路阻抗由SRAM驱动。允许的
RQ的范围，以保证阻抗匹配的公差
应用实例
图1
示出了四个QDR-II中使用的应用程序。
图1.应用实例
SRAM ＃ 1
Vt
R
D
A
R
P
S
#
W
P
S
#
B
W
S
#
ZQ
CQ / CQ ＃
Q
C C ＃k中K＃
R = 250ohms
R
P
S
#
W
P
S
#
SRAM ＃ 4
D
A
B
W
S
#
ZQ R = 250ohms
CQ / CQ ＃
Q
C C#
K
K#
DATA IN
数据输出
地址
RPS ＃
公共汽车
WPS ＃
主
BWS ＃
（中央处理器
CLKIN / CLKIN ＃
or
电源K，
ASIC ）
来源K＃
延迟
延迟K＃
R
R = 50欧姆VT = VDDQ / 2
R
Vt
Vt
文件编号： 001-12557修订版* B
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