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CY7C1411JV18 ， CY7C1426JV18
CY7C1413JV18 ， CY7C1415JV18
36 - Mbit的QDR -II SRAM 4字
突发架构
特点
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CON连接gurations
CY7C1411JV18 - 4M ×8
CY7C1426JV18 - 4M ×9
CY7C1413JV18 - 2M ×18
CY7C1415JV18 - 1M ×36
分开独立的读取和写入数据端口
支持并发事务
300 MHz时钟实现高带宽
4字突发降低地址总线频率
双倍数据速率（ DDR ）的读取和写入端口接口
（在600 MHz的数据传送） ，在300兆赫
两个输入时钟（ K和K ）用于精确DDR定时
SRAM仅使用上升沿
两个输入时钟的输出数据（ C和C ） ，以减少时钟
偏差和飞行时间的不匹配
在高速路时钟（ CQ和CQ ）简化了数据采集
系统
单复用地址输入总线锁存地址输入
为读写端口
单独的端口选择深度扩张
同步内部自定时写入
QDR -II工作在1.5周期读延迟时， DLL是
启用
运作就像一个QDR -I设备与DLL 1周期读延迟
关模式
可在X8 ， X9 ， X18 ， X36和配置
完整的数据一致性，提供最新的数据
核心V
DD
= 1.8 （ ± 0.1V ） ; IO V
DDQ
= 1.4V至V
DD
可在165球FBGA封装（ 15× 17 ×1.4 MM）
提供两种无铅和无无铅封装
可变驱动HSTL输出缓冲器
JTAG 1149.1兼容的测试访问端口
延迟锁定环（DLL ），用于精确的数据放置
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功能说明
该CY7C1411JV18 ， CY7C1426JV18 ， CY7C1413JV18和
CY7C1415JV18是1.8V同步SRAM的流水线，
配备了QDR -II架构。 QDR- II架构
由两个单独的端口，以存取存储器阵列。该
读端口有专用的数据输出来支持读操作
tions和写端口则有专用的数据输入，支持
写操作。 QDR -II架构具有独立的数据输入
和数据输出，完全消除需要
“掉头”与普通的IO设备所需的数据总线。
访问每个端口是通过一个共同的地址总线。
读取和写入地址地址锁存备用
输入（ K）时钟的上升沿。访问的QDR -II读
端口和写端口是完全相互独立的。对
最大限度地提高数据吞吐量，读写端口配备
与DDR接口。每个地址位置相关联
FOUR
8-bit
WORDS
(CY7C1411JV18),
9-bit
WORDS
（ CY7C1426JV18 ） ， 18位字（ CY7C1413JV18 ） ，或36位
字（ CY7C1415JV18 ），其依次爆流入或流出的
装置。因为数据可以被转移进和移出的
在两个输入时钟的每个上升沿（ K和K和C设备
和C）中，存储器带宽，同时简化最大化
系统设计通过消除总线“关变通” 。
深度扩展完成与港口选择，这
使每个端口独立运作。
所有同步输入都会通过由控制输入寄存器
K或K输入时钟。所有数据输出通过输出
在C或C （或K或K在一个时钟控制寄存器
域）的输入时钟。写操作对芯片进行
同步自定时写电路。
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选购指南
描述
最大工作频率
最大工作电流
x8
x9
x18
x36
300兆赫
300
965
970
1010
1130
单位
兆赫
mA
赛普拉斯半导体公司
文件编号： 001-12557修订版* B
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2008年3月10日
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