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ORCA
4系列的FPGA
数据表
2006年5月
表15 。
PIO逻辑的选项
选项
和
NAND
OR
NOR
XOR
XNOR
描述
在OUTDD输出逻辑和信号
和时钟。
对OUTDD信号输出的逻辑与非
和时钟。
在OUTDD输出逻辑或信号
和时钟。
在OUTDD输出逻辑的NOR信号
和时钟。
对OUTDD信号输出的逻辑XOR
和时钟。
对OUTDD信号输出的逻辑XNOR
和时钟。
可编程输入/输出单元格
（续）
输出
在PIO的输出驱动器具有可编程的驱动器
能力和摆率。两个传播延迟（快速，
slewlim ）上提供输出驱动器。有
可编程驱动电流三种组合
（ 24毫安片/ 12 mA输出， 12毫安水槽/ 6 mA输出，
和6毫安下沉/ 3 mA输出） 。上电时，输出
司机在slewlim模式为12mA片/ 6毫安
源。如果输出不被在所选择的驱动
CON组fi guration模式，它是三态与一个上拉电阻。
输出缓冲器信号可以被反向，且
三态控制信号可以由高电平有效，主动 -
低，或始终处于启用状态。此外，该三态信号
可以注册或者未注册。此外，还有
是直接连接快速，漏极开路输出选项
输出信号到所述三态控制，使输出
把缓冲区要么开车到逻辑0或3个状态，但
从来没有把车开到一个逻辑1 。
每个PIO输出可输出进行数据复用
没有PLC所需资源。这种类型的方案是
必要的DDR应用程序需要的数据
时钟出在时钟的两个边沿的I / O的。在
该方案的OUTFF和OUTSH注册
和送出同时在正极和负极的边缘
使用一个输出多路转换器的时钟。该多路转换器
由任一边缘的时钟或系统时钟控制的。
该多路转换器也可以CON组fi gured选择
从OUTFF并一一登记的输出之间
从OUTDD未注册的输出。
PIC的逻辑块还可以生成逻辑功能
根据上的OUTDD和CLK端口的信号
该条例。该功能是AND，NAND ， OR， NOR ，
XOR和XNOR 。表15被提供作为摘要
的PIO逻辑选项。
PIO寄存器控制信号
在PIO锁存/农民田间学校有不同的时钟，时钟使能
（ CE ） ，局部置位/复位（ LSR ）和GSRN控制。表
16提供了这些控制信号的总结和
他们对PIO效应锁存/农民田间学校。注意，所有的控制
信号是选择性可逆的。
表16. PIO寄存器控制信号
控制
信号
效果/功能
边缘时钟时钟输入快速捕捉锁定;选项 -
（ ECLK ）
盟友钟表产量FF ，或
3-stateFF,orPIOshiftregisters.
系统
时钟输入锁存器/ FF ;可选的时钟
顺时针
outputFF,or3-stateFF,orPIOshift
（SCLK）
寄存器。
顺时针
（可选）使能/禁止输入FF
使能（ CE） （不适用于输入锁存模式） ;
可选择启用/禁用输出FF ;
单独CE反转功能
输入和输出。
本地设置/选项来禁用;影响输入锁存器/ FF ，
复位（ LSR ）输出FF和三态FF如果启用。
全局设置/选项可启用或每PIO禁用
reset
后初始配置。
（ GSRN ）
置位/复位输入锁存/ FF ， FF输出，以及3-
模式
国家FF单独设置或复位
两个LSR和GSRN投入。
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莱迪思半导体公司
