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数据表
2006年5月
ORCA
4系列的FPGA
全球主时钟篮网
该系列4 FPGA提供8个全分布式格洛
BAL主时钟网布线资源。该计划
致力于四个8的资源为客户提供快捷革命制度党
玛丽网和四个可用于普通小学
网。快网主要是针对低端走向
歪斜，小的注射时间，而一般的革命制度党，
玛丽网也有针对性的向低倾斜，但有
多源连接
灵活性。
快速访问
全球主要的网络可以从2对进行采购
设在设备的每一侧的中央垫，
从可编程PLL和专用网络
位于角部，或从在一般路由锁相环
该设备或中心处的任一侧的中间
该设备。在I / O焊盘半专用成对的
利用差分I / O时钟或单端I / O时钟
源。然而，如果不需要对这些垫
源它们可以用于gen-时钟网络
通用I / O 。使用时钟布线方案图案
垂直和水平的航线提供connectiv-
性对所有PLC列。
路由资源
该系列4架构设计师用手工的丰富的布线资源
tecture组织路由信号单独或
公交车与相关控制信号。本地和格洛
BAL信号采用高速缓冲和无缓冲
路线。一个PLC分段（ X1 ） ，六PLC分割
（ 5233 ） ，以及汇流排半片（ XHL ）航线图案
一起为客户提供高连接性与快速软件
路由倍和高速系统的性能。
X1的路线穿越宽度一台PLC ，并提供当地
连接在PFU和SLIC的输入和输出。 5233
线交叉的宽度的6 PLC和是单向的，并
缓冲带在中间，在端抽头。段
ments允许连接PFU / SLIC输出（驱动
一端点） ，其他5233线（在终点） ，并
X1线接入PFU / SLIC输入。 XH线运行
垂直和一半的水平距离
设备和非常有用的行车中/远距离
3状态路由选择。
改进后的布线资源提供了极大的
灵活性
in
移动的信号，并从逻辑核心。这
FL exibil-
性转化为路由改进能力
在所要求的速度的设计，即使在I / O显
的NAL已被锁定到特定网络连接的引脚。该缓冲
路由功能还允许一个非常大的扇出是
从每个逻辑输出驱动，从而大大降低了
需要合成工具的逻辑复制的数量。
一般来说， ispLEVER软件开发系统使用
自动路由互连。互动
与ispLEVER设计编辑器（ EPIC ）的路由也
可用于设计优化。
路由资源由开关电路和
金属互连段。通常，该金属
它携带的信号线被指定为路由
段。所述开关电路相连的路由
段，提供一个或多于3个的基本功能
系统蒸发散：信号开关，放大器阳离子，并进行隔离。一
从PFU ， EBR ，或PIO输出（源）以净投放
一个PLC ， EBR ，或PIO输入（目标）是由一
或多个路由段，通过切换税务局局长连接
cuitry称为CON连接的可配置互连点（ CIPS ） 。
二级时钟和控制网
二级时钟控制和路由提供
灵活的
时钟和控制信令的局部区域。自
二次网通常有较高的扇出，并要求
低偏移的4系列器件采用脊椎和
使用5233段高速连接分支
提供从刺的树枝系统蒸发散。该
分支则有高速连接到PLC ，
PIO和EBR的时钟和控制信号。这一战略
提供
灵活的
连接和路由可以是
从任何I / O引脚，所有的PLL ，或者从PLC或EBR来源
逻辑。
二级边缘时钟网络和快速边沿
时钟网络
每方六副边缘时钟网络分布
围绕装置和边缘可用于
每个PIO 。所有PIO和PLL可以驱动第二
边缘的时钟，并配合使用的仲
上面所讨论的继发棘驱动相同边缘
时钟信号到内部逻辑阵列。边缘节
继发时钟提供快速注入到PLC阵列
和I / O寄存器。一六中学边
装置的每一侧设置的时钟是一个特殊的快
边缘时钟网络，只有钟表输入寄存器的进一
疗法降低了建立/保持倍。这时序路径只能
从四个PIO输入引脚的每一个驱动
PIC 。
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时钟分配网络
时钟分配是由三种类型的时钟的
网络：一级，二级和边缘时钟。这些
下文描述和详细信息，请
在
系列4时钟策略
应用笔记。
莱迪思半导体公司
