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数据表
2006年5月
ORCA
4系列的FPGA
可编程输入/输出单元格
（续）
I / O组和组
灵活的I / O功能允许用户选择的类型
的I / O所需的，以满足不同的高速接口
要求和这些I / O的要求不同的输入REF-
erences或电源电压。该装置的周边
分为八个银行的PIO缓冲器，如图
图23，并且对于每个组有一个单独的V
DD
IO
供给正确的输入和输出电压为一
特定的标准。用户必须提供的拨款
吃电源至V
DD
IO引脚。在一家银行时，几
通用I / O标准的可能，只要他们使用一个混合
普通V
DD
IO 。在I / O组中的阴影部分
图23 （银行2 ，图3和4）都将被删除FPSCs ，
以允许嵌入块被放置在侧
在FPGA阵列。银行1和银行5也
延伸到角落FPSCs将更多
FPGA的I / O 。
一些接口标准要求一个特定的ED阈值
电压被称为V
REF 。
以适应不同的V
REF
要求，每个存储体被进一步分成组。
在这些模式中，在一个特定的V
REF
是必须的，
该设备是自动编程奉献一
V
REF
引脚银行内各组的PIO的。该
适当的V
REF
电压必须由用户提供的
并连接至V
REF
脚各组。该
V
REF
专门用于群，不能
该集团与其他信号内混合
需要其他V
REF
电压。但是，不销
需要V
REF
可以混合在同一组中。当
用于提供一个参考电压在V
REF
垫不
再使用用于一般用途的用户。在V
REF
输入应很好隔离，以保持基准
电压保持在一个固定的电平。
Table17.
兼容的混合I / O标准
V
DD
IO
银行
电压
3.3V
2.5V
1.8V
1.5V
兼容标准
LVTTL,SSTL3-I,SSTL3-II,GTL+,
GTL ， LVPECL ， PECL
LVCMOS2,SSTL2-I,SSTL2-II,LVDS
LVCMOS18
HSTL I ， HSTL III ， IV HSTL
BANK 0
（ TL ）
银行1
（TC）的
2银行
（ TR）的
7银行
（CL）的
PLC ARRAY
6银行
（ BL）的
5银行
（ BC）
4银行
（ BR ）
3银行
（CR）的
0205(F).
图23 。
ORCA
高速I / O组
差分I / O（ LVDS和LVPECL ）
4系列设备的支持差分输入，输出和
输入/输出功能，通过对公共信息官的。两
支持标准的LVDS和LVPECL 。
LVDS的差分对I / O标准允许高
高速，低电压摆幅和低功耗接口
德音响行业标准定义：
ANSI/TIA/EIA-644
和
IEEE 1596.3 SSI -LVDS 。
通用标准
无需输入参考被提供支持
帘布层和采用较低的开关电压，该电压转换
到较低的交流功率耗散。
该
ORCA
LVDS I / O提供了一个集成的100
Ω
之三
mination电阻器用来提供一个差分电压
穿过接收器的输入端。芯片上集成
化提供终止LVDS接收器不
的离散的外部板电阻的必要性。用户
具有可编程选项，启用每个终止
接收器对用于点至点的应用程序或在多
点接口限制使用终端来乘坐大巴
对。如果用户选择终止任何差
接收器，一个LVDS_R销专用于连接
单100
Ω
（ ±1％）的电阻到V
SS
然后使
内部电阻匹配电路，以提供一个的天平
ANCE 100
Ω
（ ± 10 ％ ），终止所有进程，
电压和温度。实验有也
表明启用此100
Ω
匹配电阻
LVDS输出也可以提高性能。
莱迪思半导体公司
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