集成
电路
系统公司
ICS87993I
1-
TO
-5 D
。微分
-
TO
-3.3V LVPECL
PLL
LOCK
D
河W
/D
YNAMIC
C
LOCK
S
WITCH
测试条件
最低
V
CC
- 1.4
V
CC
- 2.0
0.6
典型
最大
V
CC
- 1.0
V
CC
- 1.7
1.0
单位
V
V
V
T
ABLE
3D 。 LVPECL DC
极特
,
V
CC
= V
CCA
= 3.3V ±5％ ，T
A
= -40°C
TO
85°C
符号
V
OH
V
OL
V
摇摆
参数
输出高电压;注1
输出低电压;注1
峰至峰输出电压摆幅
注1 ：输出端接50
到V
CC
- 2V.
T
ABLE
4. AC - C
极特
,
V
CC
= V
CCA
= 3.3V ±5％ ，T
A
= -40°C
TO
85°C
符号
f
VCO
t
PWI
CLKX到Q
t
PD
传播延迟
CLKX到EXT_FB ;
注2
PLL_SEL = LOW
PLL_SEL = HIGH
FVCO
≤
360MHz
PLL_SEL = HIGH
FVCO
≤
500MHz
20 ％至80％ @ 50MHz的
参数
PLL VCO锁定范围
测试条件
最低
200
25
2.8
-150
-150
200
3.45
0
0
典型
最大
500
75
4.1
170
200
800
70
100
20
测试条件：
典型的条件
10
200
100
f
≤
360MHz
45
50
25
400
200
55
20
10
单位
兆赫
%
ns
ps
ps
ps
ps
ps
PS /周期
PS /周期
PS /周期
PS /周期
%
ps
ms
t
R /
t
F
输出上升时间
输出偏斜;
注3
内银
所有输出
75MHz的输出;
注1 ，4-
150MHz的输出;
注1 ，4-
75MHz的输出;
注1 ， 5
150MHz的输出;
注1 ， 5
t
SK （ O）
元/周期
变化率
期间
ODC
输出占空比
周期到周期抖动（ RMS） ;注1
PLL锁定时间;注1
t
JIT （ CC ）
t
L
在f测量所有参数
最大
除非另有说明。
注1 ：这些参数由特性保证。在生产中测试。
注2 ：定义为输入的参考时钟和平均的反馈输入信号之间的时间差，
当PLL处于锁定状态，并输入参考频率是稳定的。
注3 ：定义为输出之间的偏移，在相同的电源电压，并以相等的负载条件。
测得的输出差分交叉点。
注4 ：规格保持为两个信号之间的时钟切换不超过400PS的相位差越大。
每个周期三角洲期变化平均时钟切换游览。
注5 ：规格保持着两个信号再没之间的时钟切换超过±
π
异相。
每个周期三角洲期变化平均时钟切换游览。
87993AYI
www.icst.com/products/hiperclocks.html
4
REV 。 B 2003年5月21日
